реклама на сайте
подробности

 
 
> Шина для связи между ПЛИС, Какой протокол выбрать?
Vitёk
сообщение Apr 2 2006, 11:50
Сообщение #1


Местный
***

Группа: Свой
Сообщений: 272
Регистрация: 17-01-05
Из: Ростов-на-Дону
Пользователь №: 2 018



На плате установлены две ПЛИС Xilinx: Spartan-2 и Virtex-2Pro. Обе тактируются от одного тактового генратора 50 Мгц. Между ПЛИСами имеется около 100 эл. цепей (предположительное назначение: данные 32-бит, адрес 30-бит и чуть более 30 для управления, сделано с запасом smile.gif ).
Требуется организовать _синхронную_ шину примерно со следующими свойствами:
- инициировать передачу могут обе ПЛИС;
- передача может вестись 8-, 16- и 32-битными словами;
- при пакетной передаче одно слово должно передаваться за один такт;
- (!) все сигналы шины должны защёлкиваться по такт. имп. как на выходе одной ПЛИС, так и на входе другой. Из этого вытекает необходимость формировать управляющие сигналы (типа "конец передачи" или "занято") не за 1 такт, как это принято в большинстве синхронных шин, а за два.

Вопрос: есть ли готовые решения, удовлетворяющие этим требованиям (особенно последнему)? Если нет, какую шину взять как образец для подражания?


--------------------
/* Всё хорошо в меру. */
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
Vitёk
сообщение Apr 3 2006, 08:18
Сообщение #2


Местный
***

Группа: Свой
Сообщений: 272
Регистрация: 17-01-05
Из: Ростов-на-Дону
Пользователь №: 2 018



Спасибо всем откликнувшимся! smile.gif
Цитата(iosifk)
Если у Вас данные проходят наружу на PCI шину, то конечно проще не переделывать форматы и не делать больших буферов.
Так и есть, но в ПЛИСе, отвечающей за PCI, нужно проделать много работы (разные сервисные функции, для упрощения жизни второй ПЛИС). Просто так протянуть сигналы PCI с одного края моста к другому не получится.
Хотя использовать урезанный набор управляющих сигналов PCI - тоже мысль. smile.gif

Цитата(des00)
если вы затачиваетесь под пакетные транзакции, то посмотрите Local Link от хилых
Посмотрел в общих чертах. Если я правильно понял - основной упор там сделан на связь внутри одной ПЛИС двух асинхронных кусков с различной разрядностью (могу заблуждаться, если так - поправьте меня). У меня всё наоборот - синхронная шина, разрядность одна и та же, а ПЛИСы разные. smile.gif

Цитата(dsmv)
Как образец - локальная шина процессора TigerSharc
Почитаю...

В своё время приходилось связывать ПЛИС с готовым мостом (PCI9060 от PLX), там была шина имени процессора Intel-960. Тоже подходит, только адаптировать её под 2 такта задержки.

Спасибо всем за идеи, есть чем занять думательную часть тела. rolleyes.gif


--------------------
/* Всё хорошо в меру. */
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 19th June 2025 - 05:36
Рейтинг@Mail.ru


Страница сгенерированна за 0.01379 секунд с 7
ELECTRONIX ©2004-2016