Глюки при симуляции в Quartus Опции

[PoReX]

Доброго времени суток!
Совсем недавно начал разбираться с ПЛИСинами, в частности CPLD MAXII, и с VHDL'ем. Понадобилось создать элемент результат работы которого удовлетворяет таблице истинности. Составил СДНФ, минимизировал ее с помощью программы. В итоге получилась сокращенная ДНФ

Код

(!X1 & X2) | (X1 & !X2 & !X3 & !X4)

. Написал элемент на VHDL'е и приступил к симуляции. Вот тут и полезли непонятные вспески/провалы на выходе. Пробовал собрать тоже самое на логике, результат один и тот же. В чем может быть проблема, ума не приложу?
VHDL код, таблица и скриншот симуляции во вложении.

Прикрепленные файлы

 Archive.zip ( 27.31 килобайт ) Кол-во скачиваний: 27

 

[stu]

переписывал код с AHDL -> SV. переписал. не работает. начал проверять. нашел, что строка

Код

Ttt[] = (Val[8] & (Cmd[2..0] == 1)) xor Val[7..0];

на верилоге как

Код

assign Ttt = (Val[8] & (Cmd[2:0] == 1)) ^ Val[7:0];

не обрабатывается правильно.
переписал как

Код

assign Ttt = (Val[8] && (Cmd[2:0] == 1'b1)) ? ~Val[7:0] : Val[7:0];

все ок. не пойму, где у меня ошибка с xor?

[sazh]

Код

assign Ttt = (Val[8] & (Cmd[2:0] == 1)) ^ Val[7:0];

assign Ttt = {8{(Val[8] & (Cmd[2:0] == 1))}} ^ Val[7:0];