Глюки при симуляции в Quartus Опции

[PoReX]

Доброго времени суток!
Совсем недавно начал разбираться с ПЛИСинами, в частности CPLD MAXII, и с VHDL'ем. Понадобилось создать элемент результат работы которого удовлетворяет таблице истинности. Составил СДНФ, минимизировал ее с помощью программы. В итоге получилась сокращенная ДНФ

Код

(!X1 & X2) | (X1 & !X2 & !X3 & !X4)

. Написал элемент на VHDL'е и приступил к симуляции. Вот тут и полезли непонятные вспески/провалы на выходе. Пробовал собрать тоже самое на логике, результат один и тот же. В чем может быть проблема, ума не приложу?
VHDL код, таблица и скриншот симуляции во вложении.

Прикрепленные файлы

 Archive.zip ( 27.31 килобайт ) Кол-во скачиваний: 27

 

[stu]

assign Ttt = {8{(Val[8] & (Cmd[2:0] == 1))}} ^ Val[7:0];

ой. я к этим массивам после ahdl привыкнуть не могу =(.
понятно. а до этого я один бит получается сравнивал

[ViKo]

понятно. а до этого я один бит получается сравнивал

не сравнивал, а инвертировал (исключающее или)

[sazh]

не сравнивал

А почему, собственно

Код

genvar i;
generate for (i = 0; i < 8; i = i + 1)
    begin : bit_a
    assign Ttt[i] = ( (Val[8] && (Cmd[2:0] == 3'h1)) != Val[i]);
    end
endgenerate