Altera: manual routing, Как управлять размещением межсоединений? Опции

[Egor-ka]

Добрый день, уважаемые ПЛИСоводы.
Столкнулся со следующей проблемой:
Fitter по-разному размещает межсоединения, хотя ячейки назначены одинаково.
Разница в двух проектах лишь в том, что левом - больше логики (расширен проект), а в правом - у ячейки больше выходов (Fan-out)


Подскажите, пожалуйста, если кто-то встречался, как указать fitter'у использовать межсоединения для рядов, а не смежные?
Мне требуется максимально выровнять задержку (как на правом рисунке).
Возможно, есть другие способы?

Использую EP1C3T100C6.

PS. Прошу прощения - ошибся немного темой, нужно было в САПР...

Сообщение отредактировал Egor-ka - Dec 19 2011, 11:25

[Egor-ka]

Во-первых, я как раз и хочу понять из каких соображений Quartus раскидывает межсоединения?
Во-вторых, мне важно не минимальное время задержки между ячейками, а именно одинаковое.
Я пытаюсь сделать задержку асинхронного сигнала с точностью меньше периода тактовой, для этого я использую чертыре фазы частоты для оцифровки асинхронного сигнала и их же - для формирования задержанного импульса. Quartus не позволяет размещать ячейки тактичуемые частотыми с разными фазами в одном LAB'е(те 0 и 180 можно в одном, а 90 и 270 - в другом)

 FPGA_ADC_TDC.ppt ( 1.73 мегабайт ) Кол-во скачиваний: 210

Определяю фазу асинхронного сигнала, как описано в статье, но кроме определения времени прихода асинхронного сигнала, я пытаюсь аналогичным способом сформировать задерженный импульс.
Для этого как раз очень важно равное время распространения.

Просто в версии, где задержки равные, у меня все получилось. Чуть изменил проект и уже точность получилась меньше..