Разделение логики на два чипа, Обмен данных на скорости около 300МГц Опции

[BlackOps]

Предположим есть уже большой проект который не умещается на один Спартан6 чип, и планируется разместить два Спартан6 чипа на плате, а проект
разделить так чтобы уместить всю логику на два чипа.

Возможна например такая схема:

ФПГА 1 Принимает входной клок 100МГц от резонатора на плате, внутри имеет DCM выдающий 300МГц клок для всей рабочей логики на этом чипе, а также этот 300МГц клок от DCM подается на выход чипа и как вход основного клока на ФПГА 2. Ну а ФПГА 2 принимает этот 300МГц клок и использует его как основной клок для своей логики.

Итого возможно будет около 70-90 сигналов между двумя чипами обменивающиеся данными на скорости до 300МГц.

Также внутри обоих чипов есть отдельные блоки работающие на других частотах и использующих дополнительные DCM, ну а вобщем вся логика на обеих чипах должна работать синхронно на частоте 300МГц.

Это нормально или есть предложения как можно получше это организовать?

[sazh]

ФПГА 1 Принимает входной клок 100МГц от резонатора на плате, внутри имеет DCM выдающий 300МГц клок для всей рабочей логики на этом чипе, а также этот 300МГц клок от DCM подается на выход чипа и как вход основного клока на ФПГА 2.

А кто нибудь 300 Мгц клок по плате гонял между двумя чипами?

[bogaev_roman]

А кто нибудь 300 Мгц клок по плате гонял между двумя чипами?

Я гонял 330 для stratix4 с 18-разярядными данными по lvds и 5 чипов(частота данных 660), в перспективе 500МГц должно быть. При этом на большой загрузке линии обнаружилась ошибка по CRC на 3 день
Но тактовая все равно общая была и шла от одного генератора, данные слались с локальной синхрочастотой. Разводкой занимались специальные люди и довольно долго (у них там жесткие требования были). Проще сделать именно то, советовали Выше - заменить на virtex.