Разделение логики на два чипа, Обмен данных на скорости около 300МГц Опции

[BlackOps]

Предположим есть уже большой проект который не умещается на один Спартан6 чип, и планируется разместить два Спартан6 чипа на плате, а проект
разделить так чтобы уместить всю логику на два чипа.

Возможна например такая схема:

ФПГА 1 Принимает входной клок 100МГц от резонатора на плате, внутри имеет DCM выдающий 300МГц клок для всей рабочей логики на этом чипе, а также этот 300МГц клок от DCM подается на выход чипа и как вход основного клока на ФПГА 2. Ну а ФПГА 2 принимает этот 300МГц клок и использует его как основной клок для своей логики.

Итого возможно будет около 70-90 сигналов между двумя чипами обменивающиеся данными на скорости до 300МГц.

Также внутри обоих чипов есть отдельные блоки работающие на других частотах и использующих дополнительные DCM, ну а вобщем вся логика на обеих чипах должна работать синхронно на частоте 300МГц.

Это нормально или есть предложения как можно получше это организовать?

[BlackOps]

Насчет большего объема девайса врядли, максимальный спартан6 уже выбран. А на виртекс переходить это дорого.
Есть еще вариант оптимизировать проект, столько различных сигналов между чипами это на самом деле нето... посмотрим.

Но в общем: то что Koluchiy предлагал ето своего рода system synchronous interface , и в таком случае нужно особое внимание уделить разводке клока.
А то что Boris_TS это вроде как source synchronous interface

я так понял что лучше это зависит от того как в целом плата будет спроектирована.

[Boris_TS]

Насчет большего объема девайса врядли, максимальный спартан6 уже выбран. А на виртекс переходить это дорого.

Еще разок обращу Ваше внимание на Virtex-6 CXT - это удешевлённая серия: Virtex-6 CXT заметно дешевле, чем Virtex-6 LXT. Собственно, Xilinx и позиционирует Virtex-6 CXT как ПЛИС для тех, кого выперло за Spartan-6, а Virtex-6 LXT - слишком дорого.
Прекрасно понимаю, что цены на любые Virtex-6, по сравнению с тем же Spartan-6, - негуманные.

Но в общем: то что Koluchiy предлагал ето своего рода system synchronous interface , и в таком случае нужно особое внимание уделить разводке клока.
А то что Boris_TS это вроде как source synchronous interface

Именно так. Source Synchronous Interface позволяет развить большую скорость передачи данных, но требует синхронизирующих элементов в приёмных трактах.

я так понял что лучше это зависит от того как в целом плата будет спроектирована.

У Xilinx есть неплохая, хоть и старенькая, книжка High-Speed Serial I/O Made Simple. Если Вы еще её не видели, то проглядите хотя бы начало – оно может натолкнуть Вас на некоторые мысли по улучшению канала связи между ПЛИС.

А кто нибудь 300 Мгц клок по плате гонял между двумя чипами?

Ну мы "гоняем" на 500МГц: полный банк Virtex-6 <-> полный банк Virtex-6, LVDS 2.5V DDR, итого по каждой паре 1000МБит/с (Source Synchronous Interface)...
Но опорные clock’и, на которых работает почти вся внутренняя логика, всё-таки через разветвители передаются - так clock чище.