Altera: manual routing, Как управлять размещением межсоединений? Опции

[Egor-ka]

Добрый день, уважаемые ПЛИСоводы.
Столкнулся со следующей проблемой:
Fitter по-разному размещает межсоединения, хотя ячейки назначены одинаково.
Разница в двух проектах лишь в том, что левом - больше логики (расширен проект), а в правом - у ячейки больше выходов (Fan-out)


Подскажите, пожалуйста, если кто-то встречался, как указать fitter'у использовать межсоединения для рядов, а не смежные?
Мне требуется максимально выровнять задержку (как на правом рисунке).
Возможно, есть другие способы?

Использую EP1C3T100C6.

PS. Прошу прощения - ошибся немного темой, нужно было в САПР...

Сообщение отредактировал Egor-ka - Dec 19 2011, 11:25

[Egor-ka]

Возможно я ошибаюсь, но как понимаю, констрейны и timequest analysis предназначены в основном для синхронных проектов (в общем то как и ПЛИС в целом). Их основная задача проследить, чтобы сигнал данных соотвествовал определенному клоку во избежание неправильной передачи данных (между регистрами или даже смежными чипами). Поэтому, как мне кажется, с помощью этих инструментов невозможно так точно ( 10 пс) задать время распространения сигнала. В основном таймквест отслеживает, чтобы данные приходили раньше периода тактовой частоты, так что точность получается в пределах 1нс.

Из статей des00 вижу только вариант использования set max/min delay, но пока не понимаю как, ведь ячейки у меня зафиксированы, а если убрать фиксацию, то как написал выше, вряд ли получится такая же точность.

Меня больше интересует, почему в почти одинаковых проектах квартус располагает межсоединения по разному?

[bogaev_roman]

Меня больше интересует, почему в почти одинаковых проектах квартус располагает межсоединения по разному?

Вы задали ограничения на межсоединения - нет, поэтому квартусу все равно. Ключевое слово здесь "почти", каждый раз разводится по разному, даже если поменяли настройки, а у Вас там fan-out другой.

Возможно я ошибаюсь, но как понимаю, констрейны и timequest analysis предназначены в основном для синхронных проектов (в общем то как и ПЛИС в целом). Их основная задача проследить, чтобы сигнал данных соотвествовал определенному клоку во избежание неправильной передачи данных (между регистрами или даже смежными чипами). Поэтому, как мне кажется, с помощью этих инструментов невозможно так точно ( 10 пс) задать время распространения сигнала. В основном таймквест отслеживает, чтобы данные приходили раньше периода тактовой частоты, так что точность получается в пределах 1нс.

Как правило не достаточно задать ограничения на тактовые частоты, требуется задавать еще на входные данные относительно в том числе и относительно тактовой (в некоторых случаях квартус сам будет вставлять логические болки для "выравнивания"). Стабильную точность в 10пс Вы никак не получите, не поверю я в это.
Честно говоря не осилил статью, а Ваше описание алгоритма мне лично не понятно.

Я пытаюсь сделать задержку асинхронного сигнала с точностью меньше периода тактовой, для этого я использую чертыре фазы частоты для оцифровки асинхронного сигнала и их же - для формирования задержанного импульса.

Поподробнее бы описали, что за сигнал, как соотносится с тактовой (которая кстати тоже извне синхронно поступает?), с какой точностью.

[Egor-ka]

Gate, огромное спасибо - в самую точку. Просто и понятно.

Что какается

Вы задали ограничения на межсоединения - нет, поэтому квартусу все равно.

Если вы не видели, то я как раз в своем первом сообщении и спрашивал как это сделать...


Точность в 10 пс - относится к внутренним сигналам (то что показано на рисунке).

Моя задача - задерживать внешний асинхронный импульс на Nое количество времени с максимальной точностью на ПЛИС. Исследую способы повышения точности. Пока добился джиттера выходного задержанного импульса, равного 80% периода внутернней тактовой частоты (от PLL).
Если кто-то встреячался с такими заданиями, какой вообще точности следует ожидать?

Кстати, кто-нибудь знает как создать генератор кореллированных импульсов, как на рисунке
,
но с помощью одного PLL?