Разделение логики на два чипа, Обмен данных на скорости около 300МГц Опции

[BlackOps]

Предположим есть уже большой проект который не умещается на один Спартан6 чип, и планируется разместить два Спартан6 чипа на плате, а проект
разделить так чтобы уместить всю логику на два чипа.

Возможна например такая схема:

ФПГА 1 Принимает входной клок 100МГц от резонатора на плате, внутри имеет DCM выдающий 300МГц клок для всей рабочей логики на этом чипе, а также этот 300МГц клок от DCM подается на выход чипа и как вход основного клока на ФПГА 2. Ну а ФПГА 2 принимает этот 300МГц клок и использует его как основной клок для своей логики.

Итого возможно будет около 70-90 сигналов между двумя чипами обменивающиеся данными на скорости до 300МГц.

Также внутри обоих чипов есть отдельные блоки работающие на других частотах и использующих дополнительные DCM, ну а вобщем вся логика на обеих чипах должна работать синхронно на частоте 300МГц.

Это нормально или есть предложения как можно получше это организовать?

[BlackOps]

ну примерно все ясно, читаю сейчас соответствующие доки. Значит такое дело:

В проекте планируется иметь один АЦП подключенный к основной ФПГА. Но это отдельная тема.

В проекте также есть несколько блоков имеющих выход из чипа через SPI, но это не проблема.

А также, есть один блок, скажем блок формирования изображения, который берет результаты работы всего алгоритма которые записаны в память БРАМ, и превращает их в изображение, которое в свою очередь подается на контроллер ЖК или чего еще пока не решено.
т.е. в память БРАМ алгоритмом после завершения его работы пишется матрица размером 1024 х 1024, строка за строкой; каждая строка 1024 элемента; каждый элемент матрицы 32-битное число.

Блок формирования изображения формирует изображения из каждого значения строки матрицы определенным образом, проводя серию различных операций. Так вот, я примерно прикинул что если я этот блок формирования изображения из проекта вынесу, то все остальное в один ФПГА чип умещается вроде бы.

Ну тогда мне придется передавать из чипа только эту матрицу данных на другой чип, в котором будет реализован блок формирования изображения ну и контроллер дисплея, или на внешнее устройство записи итд..

т.к. элементы матрицы 32-битные, то используя диф-пары и LVDS нужно будет я так понял:
* 64 сигнала для данных, +/-
* eще два сигнала на положительный и отрицательный клок,
* еще пару сигналов типа req/ack для синхронизации. Ну и посылаю тогда данные в режиме DDR. Рассмотреть просто нужно будет схему того как это на спартане6 реализовать.

учитывая такие детали, что думаете насчет данной реализации?

Ну а второй ФПГА (который может быть значительно поменьше) будет принимать данные в режиме DDR, и возможно будет использоватся элемент ISERDES.

[iiv]

В проекте планируется иметь один АЦП подключенный к основной ФПГА. Но это отдельная тема.

В проекте также есть несколько блоков имеющих выход из чипа через SPI, но это не проблема.

А также, есть один блок, скажем блок формирования изображения, который берет результаты работы всего алгоритма которые записаны в память БРАМ, и превращает их в изображение, которое в свою очередь подается на контроллер ЖК или чего еще пока не решено.
т.е. в память БРАМ алгоритмом после завершения его работы пишется матрица размером 1024 х 1024, строка за строкой; каждая строка 1024 элемента; каждый элемент матрицы 32-битное число.

Ну тогда мне придется передавать из чипа только эту матрицу данных на другой чип, в котором будет реализован блок формирования изображения ну и контроллер дисплея, или на внешнее устройство записи итд..

решал очень похожую задачу, правда у меня 4 АЦПшника в плиску было воткнуто. Тоже надо было что-то большое на 1МБ апдейтить, а потом примерно со скоростью 20-50 кадров в секунду отрисовывать. Обошелся SRAMом, оказалось проще. Первый блок программы туда все это пишет, а второй оттуда все формирует и читает. Может Ваш алгоритм тоже сможет так расположиться?