Добрый день.
1. Прислушайтесь к
aaarrr. Совершенно справедливое замечание по поводу полярности CCLK.
2. Возможно я ошибаюсь, но по виду осциллограммы складывается впечатление, что вы сами формируете INIT_B. Однако в процессе загрузки конфигурации это open-drain выход.
3. CCLK у вас 8МГц(125нс период), и длительность PROGRAM_B = 1 такт, хотя в соответствии с табл.43 на стр. 46 файла ds302.pdf "TPROGRAM Program Pulse Width 300 ns, Min." И на это следует обратить внимание.
Некоторое время назад я реализовывал загрузку конфигурации Virtex5 процессором, правда в параллельном режиме, самостоятельно формируя PROGRAM_B.
После выставления PROGRAM_B дожидался перехода INIT_B в "0", после этого переводил PROGRAM_B в "1" и дожидался перехода INIT_B в "1", что свидельствовало об окончании очистки(инициализации) памяти конфигурации FPGA и ее готовности к приему конфигурационных данных. Кроме того в процессе загрузки необходимо контролировать INIT_B. Если он перейдет в "0", значит произошло нарушение CRC.
Удачи.