Timing constraints Опции

[klop]

Добрый день,
Очень хотелось бы найти толковое руководство по заданию Timing constraints и STA.
Работаю в Cadence но и для Synopsys будет нелишнее. Интересует именно подробное с примерами как делать можно а как нельзя.
Схемку с одним идеальным колоком законстрейнить не проблема а вот когда на один модуль приходит три-четыре селектируемых клока...
Заранее спасибо.

[Losik]

посмотрите в папке аплоад/дос/синопсис

[klop]

посмотрите в папке аплоад/дос/синопсис

Спасибо большое.
Еще один вопрос по теме. В дизайне имеется некий блок (EEPROM) На адресные входа этой EEPROM приходят прошедшие через комбинаторную логику выходы флопов (все как обычно). Проблема в том что провайдер EEPROM требует чтобы все адресные входы устаканились в течении ограниченного периода времени (окно -> 2 нс). Как это обконстрайнить?
Заранее спасибо.