Создание буфера FIFO в области RAM Опции

[Владимир_О]

Добрый день!
По своей неопытности столкнулся с проблемой - программирую CycloneIV от Altera на VHDL. При создании буфера фиттер реализует его с помощью регистров, что забирает много логических ячеек (буфер размером 512*8 бит) На ПЛИСе есть еще свыше 500к бит RAM памяти. Как создать буфер в этой области? По-моему, это логичное использование памяти ПЛИС.

[gosu-art]

Примерно так:

Код

logic [15:0] mem [2**12 : 0];

logic [15:0] rg_ram_rd;

always_ff @(posedge iclk) begin
    if     (!EMA_WEn && !EMA_CS2) mem[EMA_ADR]<=EMA_DATA;
end

always_ff @(posedge iclk) begin
    if     (!EMA_OEn && !EMA_CS2) rg_ram_rd<=mem[EMA_ADR];
end