Сравнение математики altrera vs xilinx, по мотивам темы о Timing Errors Опции

[des00]

Уважаемый bogaev_roman предложил сравнить как синтезируется и разводится математика у разных вендоров.
Вот для затравки пример. Генератор шума + цепочка FIR фильтров, символьная == тактовой

Чип сыклон 3, 25 ка, i7, фильтр симметричный, 93 го порядка(94 коэффициента), задержка выхода фильтра 4 такта, разрядность данных/коэффициентов 18 бит, сумматоров 36 бит(усиление фильтра +18 бит, подобранно коэффициентами), все на чистой логике, без ДСП слайсов. Задача выжать тактовую в 100МГц, для самого тормозного режима (slow 85). Оптимизация при синтезе по ресурсу. Все остальные настройки по дефолту. Временной анализатор TimeQuest.
Результаты для ква 9.1сп2
1 фильтр : LE 5814(24%)/108.83MHz
2 фильтра : LE 11588(47%)/105.94MHz
3 фильтра : LE 17368(71%)/105.73MHz
4 фильтра : не влезло фитер вывалился с сообщением Error: Fitter requires 1764 LABs to implement the project, but the device contains only 1539 LABs. хотя по ресурсу запас еще был. Думаю что дело связано с 32-х битным LAB, на которые плохо ложатся 36 битные сумматоры

уменьшим разрядность данных до 14 ти бит, коэффициентов оставим 18, сумматоры 32 бита.

5 фильтров : не влезло, фиттер вывалился с сообщением Error: Fitter requires 1545 LABs to implement the project, but the device contains only 1539 LABs.

уменьшим данные до 13 ти бит (уж больно лень фильтр пересчитывать)

5 фильтров : LE 22867 (93%)/117.07MHz


сорцы и квартусовский архивированный проект в приложении.

интересны результаты спартна3/3е/3А/6 сравнимого объема, при сравнимой заполненности

ЗЫ. Если общественность попросит, то фильтр таки пересчитаю на 16 ти битные коэффициенты. И да, фильтр не сферический конь в вакууме, а из рабочего проекта.

Прикрепленные файлы

 test_fir.zip ( 16.3 килобайт ) Кол-во скачиваний: 89

 

[RobFPGA]

Приветствую!

Увы синтез в XST всегда в отстающих. Сравниваю с Synplify начиная с 5 версии ISE. Причем если в последних
версиях результаты по частоте еще как-то подтянулись (и то не всегда) то размер всегда больше % на 10-20.

Запихнул 5 фильтров в Spartan3-1500 -4
Вариант Synplify 2011 - ISE 13.4 LUT - 84 % тайминг после PAR 12ns ~83 MHz при прогнозе Synplify ~104 MHz (время MAP и PAR ~5 мин)
Вариант XST 13.4 - ISE 13.4 LUT - 96 % тайминг после PAR 16ns ~60 MHz при прогнозе XST ~100 MHz (MAP и PAR ~25 минут)

Запихнул 5 фильтров в Spartan6-slx150 -3
Вариант Synplify 2011 - ISE 13.4 LUT - 37 % тайминг после PAR 10ns ~100 MHz при прогнозе Synplify ~160 MHz (время MAP и PAR >20 мин)
Вариант XST 13.4 - ISE 13.4 LUT - 55 % тайминг после PAR 12ns ~80 MHz при прогнозе XST ~150 MHz (MAP и PAR ~50 минут) !!!

В Spartan6 carry chain есть только в половине LUT отсюда и такое заполнение - в меньшие чипы не лезет поскольку нет цепей переноса
Время сборки и времянка для Spartan6 огорчает - но это без всяких плясок - можно было подобрать начальный seed для MAP/PAR но было уже поздно.

По опыту знаю то подбирая constarins для MAP/PAR можно всегда уложить проект % на 10 меньше по частоте чем говорит Synplify.

Я думаю что основной проблемой и в тоже время преимуществом для Xilinx является однородна структура кристалла.
Отсюда и появляется жуткая неоднозначность при большом заполнении кристалла - так как MAP и PAR по сути рандомный начальный расклад
с последующей попыткой оптимизации. При равномерной структуре алгоритму предоставляется слишком большая свобода часто заводящая оный в тупик.
Очень часто на тяжелых (по времянке и заполнению) проектах достаточно слегка ограничить вольности задав разбиение на блоки и зафиксировав положение для ряда ключевых узлов и время MAP/PAR уменьшается на пару порядков! Не зря Xilinx сейчас так активно двигает PlanAhead

В Altera структура кристалла изначальна поделена на крупные блоки что значительно уменьшает число вариантов при MAP/PAR.

Удачи! Rob.

[Builder]

Я думаю что основной проблемой и в тоже время преимуществом для Xilinx является однородна структура кристалла.
Отсюда и появляется жуткая неоднозначность при большом заполнении кристалла - так как MAP и PAR по сути рандомный начальный расклад
с последующей попыткой оптимизации. При равномерной структуре алгоритму предоставляется слишком большая свобода часто заводящая оный в тупик.
Очень часто на тяжелых (по времянке и заполнению) проектах достаточно слегка ограничить вольности задав разбиение на блоки и зафиксировав положение для ряда ключевых узлов и время MAP/PAR уменьшается на пару порядков! Не зря Xilinx сейчас так активно двигает PlanAhead

В Altera структура кристалла изначальна поделена на крупные блоки что значительно уменьшает число вариантов при MAP/PAR.

Не думаю что то всё так как Вы сказали. Не вижу принципиальных проблем сделать те-же разбиения виртуально при синтезе.
В конце концов альтере тоже нужно синтех делать с учётом архитектуры, а никто не отменял синтех в заданном базисе, и этот базис может быть как реальным так виртуальным.
Скорее всего просто Хилые отстают в крутизне реализации самих алгоритмов под свои чипы. Возможно Альтера разработку чипа и алгоритмов синтеза делает более комллексно, а хилые по принципу - сделаем чип, а синтез как нибудь "под чип подкрутим".