Можно ли победить Timing Errors, На глобальном клоке 400МГц Опции

[TABKP]

Задача в общих чертах выглядит так. Есть FPGA Virtex4 11 speed grade. К ней подключен АЦП. С АЦП данные идут на частоте 200МГц (CLK1) и попадают в FIFO. Вся логика дальнейшей обработки данных тактируется внешним генератором 400МГц (CLK2). Так вот по CLK2 при компиляции и фиксируются множественые Timing Errors. В UCF файле на тактовую цепь есть запись
NET "CLK" TNM_NET = "CLK";
TIMESPEC "TS_CLK" = PERIOD "CLK" 2.5 ns HIGH 50%;
Ошибки не исчезают. И логика обработки данных работает не стабильно, хотя в симуляторе все проверено и отлажено.
Возможно ли победить данную проблему и какие пути решения существуют без замены ПЛИС.

Эскизы прикрепленных изображений

 

[TABKP]

Продолжу монолог.
После задания Pblock и Partition на нужный модуль я сделал Export IP. В настройках экспорта указал Physical constraints, галку fixed placement only не ставил. Получил файлы edn и ucf на нужный модуль. Далее последовательно порпустил edn файл через программы EDIF2NGD NGD2SPL и SPL2SYM и получил SYM файл. Поскольку головной файл проекта у меня в схематике сделан. Далее скопировал все полученные файлы в рабочую папку проекта. Добавил в проект edn файл. Вставил SYM файл в схему. Все нормально откомпилировалось. Без ошибок. Глянул в FPGA editor как разложился проект на кристале и ....... проект опять раскидан по всему кристалу. Как будто и не создавал я Pblock и Partition.
В чем дело? Что я не правильно делаю? Как мне раз и на всегда зафиксировать на кристалле ответственный высокоскоростной модуль? Я осознаю, что для гуру - все эти вопросы на уровне ликбеза, но я бьюсь уже третий день. Не проходите мимо.

Сообщение отредактировал TABKP - Feb 3 2012, 14:01

[jojo]

Как мне раз и на всегда зафиксировать на кристалле ответственный высокоскоростной модуль?

Зачем вам неизменность размещения? Вы ведь добились хорошего размещения в PlanAhead? Примените найденные хорошие настройки к рабочему проекту, и он (возможно, какое-то время) будет собираться.

Достаточно рамки AREA_GROUP и правильных настроек инструментов, при которых проект хорошо складывается.

Эти экспортно-импортные дела не всегда работают. Например, у меня 13.1 не кушает ядро, которое сам же сделал, подавай ему от 11.5.





>Получил файлы edn и ucf на нужный модуль. Далее последовательно порпустил edn файл через программы EDIF2NGD NGD2SPL и SPL2SYM и получил SYM файл.

Полученный ucf файл как использовали?