Варнинги в Quartus II, помогите по нескольким варнингам Опции

[TigerSHARC]

Подскажите пожалйста что означают эти варнинги:

1)Warning: Following 16 pins have no output enable or a GND or VCC output enable - later changes to this connectivity may change fitting results
Info: Pin Data_IO[15] has a permanently enabled output enable
.
.
. etc.

2)Warning: Following 16 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results
Info: Pin Data_IO[15] has VCC driving its datain port
.
.
. etc.
3)Warning: TRI or OPNDRN buffers permanently enabled
Warning: Node "Data_IO~synth"
.
.
. etc.
4)Warning: The following tri-state nodes are fed by constants
Warning: The pin "Data_IO[15]" is fed by VCC
.
.
. etc.
5)Warning: Tri-state node(s) do not directly drive top-level pin(s)
Warning: Converted tri-state buffer "1" feeding internal logic into a wire

... и ещё вопрос:
Всегда ли сообщения типа Warning: Design contains 17 input pin(s) that do not drive logic
означают ошибку в исходнике... спрашиваю потому что по логике всё правильно(схема простая)
__________________________

перевод знаю, просто хочется понять насколько эти варнинги могут повлиять на правильность диаграмм...

Заранее спасибо всем ответившим.

Сообщение отредактировал TigerSHARC - Dec 29 2009, 18:33

[des00]

Я вначале просто принимал к сведению и допускал в проекте их наличие. Но начальство требует, чтобы их не было вообще

глупо, потому что предупреждение, предупреждению рознь. Одно дело когда предупреждение говорит что половину шины выкидываете, другое дело если говорит что не используемые выходы к земле подцеплены.

В итоге было сказана интересная мысль,- главное, чтобы их не было на МоделСиме при прогоне бенчей.

интересное утверждение, единственные автоматические предупреждение модесима о неподключенных сигналах. Все остальные нужно вставлять ручками. %)

И дело не в том, что это просто хороший стиль разработки. К тому же не все варнинги действительно опасны, просто если в проекте их всегда несколько сотен, то заметить несколько новых, которые только что появились и, возможно, сигнализируют о серьезных ошибках - не так просто, как в случае, когда изначально их не было.

для верилога, с его автоматическим приведением типов, избавиться от варнингов это перелопатить весь проект. Если проект сплошная математика, то желаю удачи настойчивым %) Для того, что бы не потерять критические вещи в ква существует маскирование варнингов по типу/модулю. Можно один раз просмотреть все варнинги и отключить ненужные.

В среднем у меня в проектах где то 400-500 варнингов, из них ~400 замаскированных (приведение разрядностей, отсутствие фанаута из-за архитектурных скриптов и т.д.) как бы не вижу проблем с остальными.

ЗЫ. а слабо избвиться от варнинга о джиттере тактового сигнала, выведенного не из PLL_CLKOUT пина при разводке готовой ПП ?