Dual-port & Two-porm RAM, реализация с [b]НЕЗАВИСИМЫМ[/b] тактированием чтения/записи Опции

[RXgade]

Необходима информация по реализации Dual-port и Two-porm RAM с НЕЗАВИСИМЫМИ тактовыми сигналами для чтения и записи данных (именно независимыми!!!) по всем канала.

Кто может дайте ссылки на статьи/книги где описаны ньюянсы реализации или реализации на HDL (бозотносительно технологии ПЛИС). спс

[des00]

Необходима информация по реализации Dual-port и Two-porm RAM с НЕЗАВИСИМЫМИ тактовыми сигналами для чтения и записи данных (именно независимыми!!!) по всем канала.

Кто может дайте ссылки на статьи/книги где описаны ньюянсы реализации или реализации на HDL (бозотносительно технологии ПЛИС). спс

Любой хендбук на синтезатор раздел Coding Style %)

ЗЫ. А чем отличаются Dual Port RAM от Two Port Ram ?

[RXgade]

Любой хендбук на синтезатор раздел Coding Style %)

Там приведены примеры с одним тактовым сигналом чтения/ записи.. а меня интересует реализация с независимыми

11 лет в этой области работаю, не знал такого %)

Я не уверен что это "стандартная" классификация, просто в некорых технических документах встрачал такое разделение.

http://wiki.answers.com/Q/What_is_the_diff...d_dual_port_ram

[barabek]

Там приведены примеры с одним тактовым сигналом чтения/ записи.. а меня интересует реализация с независимыми

А с каким производителем работаете? У альтеры в хэндбуке на квартус есть такой пример :

Код

Example 11–15. Verilog HDL Simple Dual-Port, Dual-Clock Synchronous RAM


module dual_clock_ram(
output reg [7:0] q,
input [7:0] d,
input [6:0] write_address, read_address,
input we, clk1, clk2
);
reg [6:0] read_address_reg;
reg [7:0] mem [127:0];
always @ (posedge clk1)
begin
if (we)
mem[write_address] <= d;
end
always @ (posedge clk2) begin
q <= mem[read_address_reg];
read_address_reg <= read_address;
end
endmodule

не то?

[maksimp]

А с каким производителем работаете? У альтеры в хэндбуке на квартус есть такой пример :

В первом сообщении темы было "безотносительно технологии ПЛИС". То есть видимо на любой. Хочется код, для которого не важно какая ПЛИС.

[des00]

В первом сообщении темы было "безотносительно технологии ПЛИС". То есть видимо на любой. Хочется код, для которого не важно какая ПЛИС.

Вопрос стоит некорректно. Код из примера Example 11–15. Verilog HDL Simple Dual-Port, Dual-Clock Synchronous RAM. будер работать безотносительно технологии ПЛИС в любом симуляторе, но то как он будет синтезирован в целевую ПЛИС отдается на откуп синтезатору. И если синтезатор, посчитает что описание не попадает под его критерии по которым он инферит память, то он сделает как умеет.

В свое время, для моделирования я делал DWC двухпортовую память, работало отлично, но в симуляторе. Попытки объяснить синтезатору что нужно вставить RAMB16 блок, вместо кучи логики успехом не увенчались. То же самое и про опцию byte_enable.

Поэтому, безотносительно технологии ПЛИс это будет классический

Код

always_ff @(posedge pipa_clk) begin
  pipa_rdat <= ram[pipa_addr];
  if (pipa_we)
    ram[pipa_addr] <= pipa_wdat;
end

always_ff @(posedge popa_clk) begin
  popa_rdat <= ram[popa_addr];
  if (popa_we)
    ram[popa_addr] <= popa_wdat;
end

но во что это синтезируется и каким свойством будет обладать (Read First, Write First, Don't care) будет зависить целиком и полностью от умности синтезатора.