Вопрос по XC95288, Не до конца понимаю в чем проблема. Опции

[h0t]

Есть XC95288, (15,10ns). Пробую написать прошивку для нее. Поведенческие тесты проходят, но Post-Fit обламывается.
Есть сигнал на частоте 50MHz, он поступает на ПЛИС, но при такой частоте сигналы не устанавливаются. (переходят в состояние Х)
даже на простом делителе. Вот как это выглядит. При чем тактовые импульсы выходят так как надо.



Понимаю что этот сигнал становится тактовым но вот почему он не устанавливается пока не понимаю.

Спасибо.

Проблема видимо в задержках...

Сообщение отредактировал h0t - Feb 12 2012, 12:50

[h0t]

Имею в итоге следующие:

--------------------------------------------------------------------------------
Timing Report Generator: version O.40d
Copyright © 1995-2011 Xilinx, Inc. All rights reserved.

Design file: main_schematic
Device,speed: XC95288,-15 (3.0)
Report level: verbose report
--------------------------------------------------------------------------------



All constraints were met.


Data Sheet report:
-----------------
All values displayed in nanoseconds (ns)

Setup/Hold to clock CLK
------------+------------+------------+
Source |Setup to clk|Hold to clk |
------------+------------+------------+
D | 6.000| 0.500|
------------+------------+------------+

Clock CLK to Pad
---------------+------------+
Destination Pad| clk to PAD |
---------------+------------+
XLXN_234 | 18.500|
---------------+------------+

Clock to Setup on destination clock XLXN_249.Q
---------------+---------+---------+---------+---------+
| Src:Rise| Src:Fall| Src:Rise| Src:Fall|
Source Clock |Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall|
---------------+---------+---------+---------+---------+
XLXI_1/read_data<0>.Q| 19.000| 19.000| 19.000| 19.000|
---------------+---------+---------+---------+---------+

Clock to Setup on destination clock CLK
---------------+---------+---------+---------+---------+
| Src:Rise| Src:Fall| Src:Rise| Src:Fall|
Source Clock |Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall|
---------------+---------+---------+---------+---------+
XLXI_3/CntRX<0>.Q| 20.000| 20.000| 20.000| 20.000|
---------------+---------+---------+---------+---------+

Pad to Pad
---------------+---------------+---------+
Source Pad |Destination Pad| Delay |
---------------+---------------+---------+
---------------+---------------+---------+
Minimum clock period is 20.000ns (50.000 MHz). Limited by Cycle Time for CLK.
Maximum clock speed computed based upon tCYC assumes that all registers are
rising-edge sensitive.


Timing summary:
---------------

Timing errors: 0 Score: 0

Analysis completed Fri Feb 17 16:33:03 2012

--------------------------------------------------------------------------------

но все равно при соединении не срабатывает схема (двух модулей). Я немогу понять в чем дело. Передатчик держит сигнал достаточно долго. А Control не может прочесть.