Вопрос по XC95288, Не до конца понимаю в чем проблема. Опции

[h0t]

Есть XC95288, (15,10ns). Пробую написать прошивку для нее. Поведенческие тесты проходят, но Post-Fit обламывается.
Есть сигнал на частоте 50MHz, он поступает на ПЛИС, но при такой частоте сигналы не устанавливаются. (переходят в состояние Х)
даже на простом делителе. Вот как это выглядит. При чем тактовые импульсы выходят так как надо.



Понимаю что этот сигнал становится тактовым но вот почему он не устанавливается пока не понимаю.

Спасибо.

Проблема видимо в задержках...

Сообщение отредактировал h0t - Feb 12 2012, 12:50

[Kuzmi4]

2 h0t
Собственно проблема даже не в том как написано (хотя и в этом тоже), там главный трабл заключается в этом:

Код

entity RS422_receiver is
    Port ( SCK : in  STD_LOGIC;
           RXD : in  STD_LOGIC;
...
if (RXD='0' and prevRXD='1') then          -- Start bit,
...

Собственно вас должно было на это натолкнуть вот это в модельсиме:

# Time: 2118500 ps Iteration: 18 Instance: /main_schematic_main_schematic_sch_tb/UUT/XLXI_35_RxReady_REG
# ** Warning: /X_FF HOLD High VIOLATION ON I WITH RESPECT TO CLK;
# Expected := 4.5 ns; Observed := 1.5 ns; At : 2118.5 ns

И если глянуть на это самый тригер то можно увидеть что реально по холду не выдерживается времянка потому что так устанавливаются данные на самом DATA-входе дизайна. Асинхронные сигналы обычно нужно нарезать регистрами, чтобы не иметь потом в синхронных дизайнах проблем с неопреденными состояниями тригеров. Об этом, я так понял, вам намекал sazh, когда говорил про слой регистров.

[h0t]

2 h0t
Собственно проблема даже не в том как написано (хотя и в этом тоже), там главный трабл заключается в этом:

Код

entity RS422_receiver is
    Port ( SCK : in  STD_LOGIC;
           RXD : in  STD_LOGIC;
...
if (RXD='0' and prevRXD='1') then          -- Start bit,
...

Собственно вас должно было на это натолкнуть вот это в модельсиме:

И если глянуть на это самый тригер то можно увидеть что реально по холду не выдерживается времянка потому что так устанавливаются данные на самом DATA-входе дизайна. Асинхронные сигналы обычно нужно нарезать регистрами, чтобы не иметь потом в синхронных дизайнах проблем с неопреденными состояниями тригеров. Об этом, я так понял, вам намекал sazh, когда говорил про слой регистров.

Я правильно понимаю, что после приемника нужно поставить защелку для данных и сигнала готовности данных по CLK?

После долгих чтений статией понял что проблема с метастабильностью системы. Теперь нужно думать как с этим жить.... Не совсем сейчас понимаю как это побороть.

Засунул D-триггеры на D по CLK, перед приемником не помогло. Да и теперь понятно почему. Помогут ли асинхронные регистры?

Сообщение отредактировал h0t - Feb 20 2012, 10:16

[Kuzmi4]

...
Засунул D-триггеры на D по CLK, перед приемником не помогло.

В каком смысле - не помогло ?

...
Помогут ли асинхронные регистры?

Это какие собсно?