Блокировочные конденсаторы для Cyclone IV, есть ли готовый пример? Опции

[Pathfinder]

Кто сталкивался с Altera Cyclone IV, может попадался какой референсный дизайн цепей питания для неё?
Пытаюсь с помощью "Power Distribution Network Design Tool" от Altera оптимизировать номиналы и количество блокировочных конденсаторов, но оно требует 6-7 различных номиналов даже для цепей VCCA. Она действительно такая требовательная?

[Pathfinder]

В процессе возни с PDN Design Tool выяснились несколько интересных моментов.

1. Feffective для VCCINT EP4CE22E22 (корпус E144) ~36 MHz и слабо зависит от "Low/High Spreading". Означает ли это, что на более высоких частотах необходимая развязка обеспечена внутри микросхемы? Если да, то почему нельзя было указать эту частоту сразу напрямую? И зачем вообще смешивать два понятия в одной величине: частоту, выше которой внешняя развязка не требуется, и частоту, выше которой её не позволяет обеспечить конструкция платы? Кстати, для VCCD_PLL и VCCIO эта частота ~70 MHz.
2. Ёмкость, образованная слоями VCCINT/GND, создаёт резонансный пик импеданса на частотах порядка сотен МГц, при этом улучшение вблизи Feffective очень мало. Таким образом, специально уменьшать расстояние между этими слоями и увеличивать площадь их перекрытия имеет смысл только если требуется снижение индуктивности.
3. ESL импульсного стабилизатора SC189 (довольно типичный по Load Transient Response) раз в 40 превышает значение, которое указано как типичное в PDN Tool. Из-за этого на частотах порядка сотен kHz возникает резонансный пик импеданса, который удаётся задавить только конденсаторами большой ёмкости (~470 uF). Но, во-первых, в стартер китах таких больших конденсаторов нет, а во-вторых, многие такие стабилизаторы не допускают нагрузку на большую ёмкость. Может, ESL нужно как-то по-другому оценивать?
4. В цепи VCCINT по конденсатору 0.1 uF у каждой ноги обеспечивают хорошую развязку на частотах от ~3 MHz до Feffective, увеличение или уменьшение их ёмкости всё только портит.
   Ниже ~3 MHz проблемы связаны с предыдущим пунктом.
5. Не понятно, можно ли учесть влияние ферритовой бусины в цепи питания VCCD_PLL. Вблизи Feffective она должна оказывать заметное влияние.
6. PDN Tool не учитывает влияние на ёмкость керамических конденсаторов постоянного напряжения и технологического разброса параметров компонентов.

Что касается спектра импульсов тока, то он в любом случае убывает по мере роста частоты, и непонятно, почему целевой импеданс от неё не зависит.
Хотя явно это и не написано, но, судя по документации, величина этого импеданса получена в предположении, что пульсации представляют собой гармоническое колебание с амплитудой, равной половине максимального потребляемого тока (для VCCINT). Такая ситуация, наверно, настолько же вероятна, как и использование 100% ресурсов логики на максимальной частоте переключения...

Кстати, вот тут есть про экспериментальную проверку потребления FPGA: http://www.chipovod.ru/plis/potreblyaemaya...ga-eksperiment/