проблема с RAM в ModelSim Опции

[billidean]

Добрый день всем.
Работая с ModelSim заметил странную вещь.
В одном проекте имеются два компонента памяти: 1-портовая и 2-портовая, обе синхронные.
При симуляции проекта, во время чтения каждой из памятей получаю разные задержки данных на выходе относительно сигнала "rden".
Вот две картинки:
для однопортовой:

для двухпортовой:


По нулевому адресу в обеих памятях лежит значение "F00..", т.е. не ноль.

Подскажите что делать, если Вы знаете.

[billidean]

Но откуда Визард? Какая память? Откуда взялась однопортовая память и двухпортовая?

Ладно...

Разрабатываю проект в Квартусе (VHDL), где Визардом создал памяти( RAM:1-Port и RAM:2-Port ). Перед отладкой проекта на железе решил промоделировать систему в МоделСиме и наткнулся на проблему.

[iosifk]

Разрабатываю проект в Квартусе (VHDL), где Визардом создал памяти

Ну, уже легче. Теперь остается взять описание мегафункций Квартуса и прочесть два раздела о памяти. И обратить внимание на латентность.
А если Квартус генерит визардом файлы, которые можно прочитать, то как написал des можно их тогда исследовать на латентность...
Или скажем так. Если бы я делал двухпортовку, то она бы выглядела так: блок памяти и у него на адресной шине - мультиплексор, который коммутирует шину адресов с порта А или с порта Б. Соответственно, после мультиплексора я бы поставил регистр для фиксации адреса. Вот и получился бы лишний такт латентности...