проблема с RAM в ModelSim Опции

[billidean]

Добрый день всем.
Работая с ModelSim заметил странную вещь.
В одном проекте имеются два компонента памяти: 1-портовая и 2-портовая, обе синхронные.
При симуляции проекта, во время чтения каждой из памятей получаю разные задержки данных на выходе относительно сигнала "rden".
Вот две картинки:
для однопортовой:

для двухпортовой:


По нулевому адресу в обеих памятях лежит значение "F00..", т.е. не ноль.

Подскажите что делать, если Вы знаете.

[billidean]

При написании такого кода

Код

...
process clk
begin
if ( rising_edge(clk) ) then
...
ram_wren <= '1'; --сигнал чтения памяти
...
end if;
...
end process;
...

в моделсиме получаю задержку выходных данных из памяти в 1 такт, но уже при коде

Код

...
process clk
begin
if ( rising_edge(clk) ) then
...
ram_wren <= '1' after 1 ns; --сигнал чтения памяти
...
end if;
...
end process;
...

получаю нормальную рабочую задержку, как в железе, в 2 такта.

Т.е. получается, что проекты заточенные конкретно для железа нельзя сразу моделировать, не расставив задержки по всем устанавливаемым сигналам?

Сообщение отредактировал billidean - Mar 19 2012, 03:43