Верификация соответствия между VHDL и Verilog, как проверить совпадение результата Опции

[Chudik]

Есть небольшой проект на VHDL. Тестбенча или файла тестовых векторов нет . Хочу переписать на Верилоге для дальнейшей работы. Как проверить, что выход синтезатора идентичен выходу VHDL?

Оба проекта компилируются в Альтеру. Сравнить файлы .pof или есть более разумный вариант?

[Gate]

Есть конвертер verilog->vhdl и (вроде) обратно. Называется xhdl, есть на ftp. Или переписывайте руками, это не так сложно.
Сомневаюсь, что синтезатор построит идентичные файлы из функционально-идентичных описаний на vhdl и verilog.