Софт для проектирования ASIC, Посоветуйте Опции

[alexPec]

Уважаемые Гуру асикостроения, посоветуйте софт по теме. Интерес - чисто ознакомительный, но охота пощупать именно живой софт, на котором можно было бы сделать какой-нибудь небольшой но реальный проект, посмотреть времянки, оценить потребление, макс. частоту и т.д., подозреваю, что в таком софте все эти параметры максимально приближены к реалии, и на них можно опираться. Понятно что софтов много, поэтому если не сложно, хотелось бы от Вас услышать плюсы/минусы софта, доступность библиотек, и т.д. и главное на каких фабах можно реализовать поекты, созданные на том или ином софте.
И еще вопрос, если ответ деликатный - то пожалуйста в личку: где бы взять софт с лицензией, "поносить"

Заранее всем благодарен!

[MadGarry]

Где-то до 10-30К эквивалентных вентилей. Вообще, мне сложно представить, что может весить 1М вентилей и при этом быть единым куском, чтобы его нужно было синтезировать и размещать в топологии одним куском...

Спасибо за ответ.

Выше уже сказали, что таких нерегулярных кусков не бывает. Обычно проект дробится на функциональные модули, каждый из которых оптимизируется, верифицируется, трассируется отдельно. А в чип они укладываются и соединяются уже в самом конце. При этом, обычно, для больших архитектур используются шины, по которым осуществляется взаимодействие модулей.

Я извиняюсь что по данному вопросу, сложилось впечатление, что я рассматриваю возможность синтеза блока "весом" 1М вентилей за один проход. Это не так. Я рассматриваю возможность поблочного синтеза проекта у которого суммарная площадь блоков равна например 1М вентилей.

Может чё-то я не так понял... с Леонардо не работал но всёже...
Мне кажется Вы путаэте 2 независимые вещи: превращение RTL в нетлист (т.е. синтез) и создание топологии (т.е. Place & Route).
Все вещи связанные с timing closure выполняются на стиадии Place & Route.

1) "...насколько результат синтеза будет близок к реалиям связанным с размещение компонентов на кристалле" -
Не знаю как в Леонардо, но вот например Cadence RC Compiler может втянуть в себя fllorplane (розмер и форму будущей цифры в формате DEF) и произвести оптимизацию с учётом этого.
Поэтому, наверно лутше работать с тулзами одного производителя (чтобы они понимали друг друга)

Но при этом, розмещение он делает условное. Более того, временные модели при синтезе не точные (wire load). Грубо говоря - с учётом средней задержки на мм^2.
Поэтому вопрос " близок к реалиям связанным с размещение компонентов на кристалле" не совсем коректен.

Синтез и P&R я не подменяю - я их связываю. Собственно вариантов синтеза я вижу уже три:
1-Синтез баз учета wire load model;
2-Синтез с учетом wire load model;
3-Синтез с учетом топологии кристалла (реально не сталкивался но на этой ветке данный вопрос обсуждался);
Думаю что последний вариант доставит минимум проблем с "timing violations" при P&R
-

2) О каком "timing closure" речь?
Фактически финальный "timing closure" выполняется на этапе Place & Route.
При этом понятно что синтезатор не причём...
И связывать вопрос о "timing closure" с синтезатором не коректно.

Да. На этапе "timing closure" синтезатор не-причем. Но тем не менее я считаю что результат работы синтезатора связан с количеством и величиной "timing violations".

3) Чего то так рогом в синтез упираться?
Если что-то можно синтезить в FPGA то оно легко синтезится и в ASIC тулзе - типа RC Compiler.
С синтезом синхронных дизайнов - проблем нет.

Другое дело если есть необходимость встроить асинхронщину, или какие другие трюки - то это таки зависит от способностей тулзы.
Вы лутше подумайте может ли Леонардо встраивать DFT структуры. Тестировать Ваш ASIC наверно всётаки надо....

Ну речь идет о покупке лицензии на синтезатор который бы неплохо справлялся с синтезом как FPGA так и ASIC. RC Compiler считал программой "заточенной" сторого под ASIC.
Ну а с DFT у Лео все хорошо, а вот про возможность синтеза "gated clock" - пока неизвестно.

[Torpeda]

Синтез и P&R я не подменяю - я их связываю. Собственно вариантов синтеза я вижу уже три:
1-Синтез баз учета wire load model;
2-Синтез с учетом wire load model;
3-Синтез с учетом топологии кристалла (реально не сталкивался но на этой ветке данный вопрос обсуждался);
Думаю что последний вариант доставит минимум проблем с "timing violations" при P&R
-

Да. На этапе "timing closure" синтезатор не-причем. Но тем не менее я считаю что результат работы синтезатора связан с количеством и величиной "timing violations".


Ну речь идет о покупке лицензии на синтезатор который бы неплохо справлялся с синтезом как FPGA так и ASIC. RC Compiler считал программой "заточенной" сторого под ASIC.
Ну а с DFT у Лео все хорошо, а вот про возможность синтеза "gated clock" - пока неизвестно.ы собираетесь прототипировать

1) "Собственно вариантов синтеза я вижу уже три: " - добавте есчё 2:
- RCCompiler можно есчё и структуру клокового дерева (clock_tree.spec) подсунуть - есчё точнее.
- RCCompiler розпознаёт DFT структуры, описанные его командами

2) "покупке лицензии на синтезатор который бы неплохо справлялся с синтезом как FPGA так и ASIC"
А это зачем?
Если прототипировать ASIC в FPGA то ответ простой - синтез только в ASIC тулзах (FPGA соотв. в Xilinx ISE, который всё равно нада для P&R).

И лутше, и проблем меньше!
Я не думаю что Леонарду Вы DEF Floor-plane сможете скормить, а уж тем более clock_tree.spec подсунуть....

3) "результат работы синтезатора связан с количеством и величиной "timing violations"" - Да. Особенно с учётом возможностей п.1)

4) Ежели зачем-то надо и ASIC и FPGA, то лутше подумайте о записи тайминг констрейнтов в SDC формате.
Тогда просто будет с одного тула в другой переходить.

5) "возможность синтеза "gated clock" - пока неизвестно"
Если у вас gated clock, то какой смысл говорить об FPGA?

---------
Как ASIC я-бы очень был-бы недоволен делать синтез в тулзе внешнего производителя, тем более заточенного под FPGA.
В любом случае, нетлист после Леонардо можно "пересинтезить" и в ASIC синтезаторе на худой конец....


Сообщение отредактировал Torpeda - Apr 11 2012, 10:03