Encounter: constraints for clock mux Опции

[Poluektovich]

Доброе время суток!
В проекте есть клоковый мультиплексор частот полученных с ВЧ и НЧ генераторов с помощью деления (generated_clock). Чтобы избежать использования case analysis в Design Compiler задаю ограничение

Код

set_clock_groups -logically_exclusive -group {clka} -group {clkb}

и параметр

Код

set timing_enable_multiple_clocks_per_reg true

В DC получаю пути по обоим клокам. Однако, временной анализатор в Encounter выдает пути лишь по одному клоку.
Как можно побороть Encounter?

[Poluektovich]

2)

Код

create_clock -name "fclk_domain" -period 100 -waveform { 0 50  } [get_ports FCLK]   // from HF oscillator
create_clock -name "rclk_domain" -period 30000 -waveform {0 15000} [get_ports RCLK]   // from LF oscillator

create_generated_clock -name "clk_1khz_domain" -divide_by 32 \
  -source [get_ports RCLK] [get_pins {i_clk_div/CLK_1KHZ}]    
create_generated_clock -name "t12clk" -divide_by 2 -source [get_ports FCLK]  [get_pins {i_clk_div/TCLKP}]

# muxes clocks
set_clock_groups -logically_exclusive -group {t12clk} -group {clk_1khz_domain}

t12clk и clk_1khz_domain - входы клокового мультиплексора

3) репорты у тополога вчера получал, по памяти пишу.
4) Логический - DC, физический - Encounter.