Encounter: constraints for clock mux Опции

[Poluektovich]

Доброе время суток!
В проекте есть клоковый мультиплексор частот полученных с ВЧ и НЧ генераторов с помощью деления (generated_clock). Чтобы избежать использования case analysis в Design Compiler задаю ограничение

Код

set_clock_groups -logically_exclusive -group {clka} -group {clkb}

и параметр

Код

set timing_enable_multiple_clocks_per_reg true

В DC получаю пути по обоим клокам. Однако, временной анализатор в Encounter выдает пути лишь по одному клоку.
Как можно побороть Encounter?

[Poluektovich]

Код

module clk_div (input RCLK,
                input FCLK,  
                input res_por,
                output CLK_1KHZ,
                output TCLKP);

reg [4:0] cnt;
reg clk2;

always @(posedge RCLK or negedge res_por)
if(~res_por)
   cnt<='h0;
else
   cnt<=cnt+1'b1;

always @(posedge FCLK or negedge res_por)
if(~res_por)
   clk2<='h0;
else
   clk2<=~clk2;

assign CLK_1KHZ = cnt[4];
assign TCLKP = clk2;

[Torpeda]

Код

always @(posedge FCLK or negedge res_por)
if(~res_por)
   clk2<='h0;
else
   clk2<=~clk2;

assign CLK_1KHZ = cnt[4];
assign TCLKP = clk2;

1) А во что синтезилось clk2?
Не в D-Flop без QN + инвертор?
2) Задайте create_generated_clock с выходов Q соответствующих флопов.