Не работает цепочка JTAG, xc2s50+xc18v01 не работает... уже не знаю что придумать Опции

[ishergin]

Здравствуйте!

Ситуация такова. Есть самодельный кабель Parallel 3 и плата со спартан 2 и флэшью. ПЗУ соединена с ПЛИС согласно схеме из даташита на xc18v01 (JTAG цепока, плис в режиме master serial, пробовал и режим bondary-scan). Когда в iMPACT делаю initialize chain появляется ОЧЕНЬ длинная цепочка неизвестных устройств. Я пробовал подключать порт JTAG отдельно к ПЗУ и ПЛИС. Если JTAG подключен только к ПЗУ - то все прекрасно определяется и прошивается (кабель значит точно рабочий?!?!). Если ж подключить только к ПЛИС - то iMPACT определяет одно незвестное устройство...... Питание на ПЗУ и ПЛИС в порядке, дорожки точно целые (все проверял), ПЛИС в режиме Master Serial выдает 4 МГц клок и загружается с ПЗУ (смотрел сигналы осциллоскопом)...
Даже не знаю что еще можно проверить.... на выводе TDO ПЛИС что то непонятное - два коротких нуля... как я понимаю этого мало для получения идентификатора ... Мог ли у ПЛИС сдохнуть JTAG порт?

[iosifk]

Мог ли у ПЛИС сдохнуть JTAG порт?

Про Спартанца не скажу, работал с Виртексами.
Но, чтобы помочь хоть чем то:
попробуйте понизить частоту JTAG в импакте,
проверьте, что разрешен JTAG - там же.
В импакте есть режим тестирования по JTAG, можно поработать им.
попробуйте почитать только ID от FPGA.

Есть программа UniversalScan. Она где-то тут есть в закромах. При ее помощи очень удобно проверять работоспособность цепи и вообще пины устройства.
У меня на сайте есть статейка про JTAG. Там немного засвечено об этом. И еще. Зачем Вам кабель в 3 метра? 0,5 метра от силы. Куда больше? Дело скорее всего в этом.
Удачи!

[ishergin]

Мог ли у ПЛИС сдохнуть JTAG порт?

Про Спартанца не скажу, работал с Виртексами.
Но, чтобы помочь хоть чем то:
попробуйте понизить частоту JTAG в импакте,
проверьте, что разрешен JTAG - там же.
В импакте есть режим тестирования по JTAG, можно поработать им.
попробуйте почитать только ID от FPGA.

Есть программа UniversalScan. Она где-то тут есть в закромах. При ее помощи очень удобно проверять работоспособность цепи и вообще пины устройства.
У меня на сайте есть статейка про JTAG. Там немного засвечено об этом. И еще. Зачем Вам кабель в 3 метра? 0,5 метра от силы. Куда больше? Дело скорее всего в этом.
Удачи!

Кабель уже 1 метр (меньше пока не пробовал). Universal Scan уже есть, только не выяснял может ли работать он с кабелем Parallel 3 или надо новый собирать (на это вобщемто щас времени нет ) Как понизить частоту JTAG и включить его в импакте я не нашел (может надо в ISE указывать? FPGA Startup CLock у меня щас стоит в CCLK, если я поставлю JTAG Clock то будет ли работать режим master seial ? по моему это не то.. )
Спасибо.

[похметолог]

Мог ли у ПЛИС сдохнуть JTAG порт?

Про Спартанца не скажу, работал с Виртексами.
Но, чтобы помочь хоть чем то:
попробуйте понизить частоту JTAG в импакте,
проверьте, что разрешен JTAG - там же.
В импакте есть режим тестирования по JTAG, можно поработать им.
попробуйте почитать только ID от FPGA.

Есть программа UniversalScan. Она где-то тут есть в закромах. При ее помощи очень удобно проверять работоспособность цепи и вообще пины устройства.
У меня на сайте есть статейка про JTAG. Там немного засвечено об этом. И еще. Зачем Вам кабель в 3 метра? 0,5 метра от силы. Куда больше? Дело скорее всего в этом.
Удачи!

Кабель уже 1 метр (меньше пока не пробовал). Universal Scan уже есть, только не выяснял может ли работать он с кабелем Parallel 3 или надо новый собирать (на это вобщемто щас времени нет ) Как понизить частоту JTAG и включить его в импакте я не нашел (может надо в ISE указывать? FPGA Startup CLock у меня щас стоит в CCLK, если я поставлю JTAG Clock то будет ли работать режим master seial ? по моему это не то.. )
Спасибо.

Кабель, конечно, не мешает укоротить. Но проблема, скорее всего в том что я сказал.
1. Поставь 1k pull-up на PROG и 1к pull-down на INIT на своих Зайлинксах.
2. Проверь termination на своей плате на линиях TCK и TMS. Попробуй сначала последовательно вставить резистор эдак 47ом или больше прямо у JTAG разъёма. Если это не поможет, попробуй посадить 68ом последовательно с 100pF между TCK и GND
Удачи.









И ещё - как понизить частоту TCK - можно отредактировать BSDL файл.
Находишь в этом файле такую строку:
attribute TAP_SCAN_CLOCK of TCK : signal is (2.0e6, LOW);

и вместо 2.0e6 (2mHz) ставишь, к примеру, 1.0e6 или 0.5е6.

Но, как правило, проблемы не с частотой, а с фронтом сигнала.

[ishergin]

Кабель, конечно, не мешает укоротить. Но проблема, скорее всего в том что я сказал.
1. Поставь 1k pull-up на PROG и 1к pull-down на INIT на своих Зайлинксах.
2. Проверь termination на своей плате на линиях TCK и TMS. Попробуй сначала последовательно вставить резистор эдак 47ом или больше прямо у JTAG разъёма. Если это не поможет, попробуй посадить 68ом последовательно с 100pF между TCK и GND
Удачи.

И ещё - как понизить частоту TCK - можно отредактировать BSDL файл.
Находишь в этом файле такую строку:
attribute TAP_SCAN_CLOCK of TCK : signal is (2.0e6, LOW);

и вместо 2.0e6 (2mHz) ставишь, к примеру, 1.0e6 или 0.5е6.

Но, как правило, проблемы не с частотой, а с фронтом сигнала.

Поставлю и проверю (на PROGRAMM резистор стоит) Насчет клока что так его менять надо - не знал А импакт пишет в строке состояния что частота 200 кГц... Еще непонятно: в BSDL файле для xc18v01 частота указана 1.00e+07 (10 мгц!!!) для спартан 2 33.0e6 !!!! . Странно все это.
Спасибо!

PS. Все фронты хорошие

Сообщение отредактировал ishergin - Apr 13 2006, 09:17

[похметолог]

Частота в BSDL поставлена не от балды. У Спартанца максимальная частота выше, так как у него структура силикона рассчитана на более высокие частоты.
Говоря про фронт я имел в виду ещё и следующее: TCK и TMS фронты должны приходить на чип синхронно. Поэтому важно как разведены дорожки на плате. Для этих двух сигналов дорожки должны иметь равную длину, сигналы не должны иметь отражений. проверь форму сигнала на чипе хорошим осциллографом - нет ли двойных пиков или ещё какой бяки.