Nios + DMA + SDRAM Опции

[Acvarif]

Задачка вроде не сложная но с наскоку не получается.
Пытаюсь подключить к Nios контроллер DMA который должен снимать (читать) данные фильтра (16 бит) (VHDL модуль) и запихивать их в SDRAM. Данные (каждое слово) предполагается снимать по фронту сигнала который формируется в модуле фильтра (очевидно читать данные в DMA нужно по прерыванию)

Почитал про Nios DMA и понял только как DMA подключить к SDRAM. Не пойму как состыковать с фильтром (или регистром где будут появляться данные фильтра) ту часть DMA которая должна читать данные.

Если у кого был подобный опыт, направьте пожалуйста на правильный путь

Сообщение отредактировал Acvarif - May 2 2012, 12:35

[Orochi]

По сути есть та же задача: написать модуль, получающий данные с частотой от 0 до 100MHz (частота константа и определяется в зависимости от состояния регистров в модуле), пишет их в FIFO (меняем клоковый домен/буфер) и далее в DMA/SGDMA и в память (SDRAM).
На картинке примерно изобразил то как я себе представляю структуру модуля:
На входе conduit так как данные получаем из вне.
На выходе Avalon-ST Source, т.к. в спеификации по интерфейсам было написано что этот интерфейс для потоковой передачи данных.
Управления внутренними регистрами модуля осущетвляется через интерфейт Avalon-MM.

Остались вопросы по Avalon-ST как видно на картинке (внизу) есть пропуски циклов, когда данные не пишутся. Подскажите как сконфигурировать Avalon-ST что бы можно было писать в FIFO 1 пачку (32 бита) за 1 такт в течении всего промежутка времени получения данных с интерфейса conduit.

И тема про DMA тоже интересна, прошу выкладывать результаты "трудов" если не жалко на форум, будем учиться вместе)

[alexPec]

Остались вопросы по Avalon-ST как видно на картинке (внизу) есть пропуски циклов, когда данные не пишутся. Подскажите как сконфигурировать Avalon-ST что бы можно было писать в FIFO 1 пачку (32 бита) за 1 такт в течении всего промежутка времени получения данных с интерфейса conduit.

И тема про DMA тоже интересна, прошу выкладывать результаты "трудов" если не жалко на форум, будем учиться вместе)

Как я понял, valid - сигнал с Вашего устройства на avalon st, а ready - сигнал готовности avalon-st на Ваше устройство. Там где Вы выделили по-моему пропуск обусловлен тем, что источник (Ваше устройство) не готово отдать данные.

Вообще схему я вижу такую: Ваше устройство - FIFO - avalonst. Ваше устройство работает со своим клоком и пишет в фифо когда ему нужно. Avalonst считывает из фифо когда ему нужно, независимо от Вашего устройства, лишь бы данные в фифо были. Непонятен вопрос, поскольку устройство в этом случае пишет в фифо независимо от того читает из фифо авалон или нет. Лишь бы переполнений не было

Не, ну это разве скорости ! 125 кГц. Если ниос у Вас, к примеру, работает на 50 МГц то отношение частот 400. Я не вижу смысла связываться со стримом. Это имеет смысл когда у Вас скорости соизмеримые.Да и то, как мне видится, я со стримом не работал, зависит от используемой памяти. Так что мой совет выше в силе.

Согласен, скорость ни о чем, можно наверно и через прерывания без всякого DMA.