Моделирование Memory Interface Generator 3.61 Опции

[Alex_AZ]

Сгенерил для Spartan-6 MIG-блок для работы с памятью DDR3. Запускаются модельки из папок example_design\sim\functional и user_design\sim. Ладно, поверим, что xilinx'овские тестовые паттерны отрабатываются нормально. Хочется попробовать написать свои. Подключаю к проекту ISE файлики из папки user_design\rtl, пишу тестбенч. И - "нихт вобла"(с). Поковырялся в симуляторе - вижу, что не выставляется сигнал calib_done. Изучение вопроса показало, что не опускается в 0 сигнал сброса SYSRST блока MCB. Дальше пока не ковырялся. Если кто-нибудь моделировал работу MIG, подскажите пожалуйста, как. Может параметры блока какие-то для режима симуляции сменить нужно? А то пытаюсь работать с этим блоком в первый раз и чувствую, что не в ту степь иду.

[Alex_AZ]

В общем, как и ожидалось, дело было не в ядре MIG, а в неправильной частоте тактирования. Тестбенч сгенерил в ISE, а слона в виде строчки `timescale 1ns / 1ps я и не приметил. На verilog перешел совсем недавно и о таком задании модельного времени не знал, думал что шаг времени - 1ps. Соответственно, замена 1ns на 1ps (ну или деление всех констант времени на 1000) сняла вопрос. А SYSRST держался дольше положенного, т.к. в блок встроена задержка (счетчик) и времени для снятия внутреннего сброса в связи с упомянутыми выше обстоятельствами требовалось в 1000 раз больше.