Разводка питания Cyclon 3 - 1.2В, 2.5В, 3.3В + PLL Опции

[Acvarif]

Если кто имел опыт, поделитесь пожалуйста любым (.pcb pcad 2006) где есть разводка питания
планарной FPGA 144...240 ножек с тремя питаниями 1.2В, 2.5В, 3.3В + PLL

Спасибо.

Пытаюсь определиться как развести питание c Cyclon 3 (240 ног в планаре).

[Acvarif]

Нашел немнго информации. Может кто тоже ищет http://electronix.ru/forum/index.php?showtopic=98934

Хотя п-образные площадки можно наверное делать и с обратной стороны. Тогда фильтра цеплять можно прямо на них. А под ПЛИС можно расположить площадку GND. Попробую так. Если дело пойдет, выставлю на суд.

Пока непонятно с PLL. Внимательно просмотрел схему DE0 board от Terasic. Питание всех 4_х PLL заведено непосредственно от 1.2 В. Насколько это корректно? Может поставить разделительный дроссель?

[Tiro]

Нашел немнго информации. Может кто тоже ищет http://electronix.ru/forum/index.php?showtopic=98934

Хотя п-образные площадки можно наверное делать и с обратной стороны. Тогда фильтра цеплять можно прямо на них. А под ПЛИС можно расположить площадку GND. Попробую так. Если дело пойдет, выставлю на суд.

Пока непонятно с PLL. Внимательно просмотрел схему DE0 board от Terasic. Питание всех 4_х PLL заведено непосредственно от 1.2 В. Насколько это корректно? Может поставить разделительный дроссель?

Разводил когда-то давно Циклон 1 в TQFP144 на двух слоях, как раз земляной полигон под ним разместил. Питания +1.5 и +3.3, ПЛЛ через дроссель.
Разводка получилась так себе, а переделывать времени не было, да и плата была не скоростная. Смотрите сами.

Прикрепленные файлы

 R0503_02.ZIP ( 167.79 килобайт ) Кол-во скачиваний: 178

 

[Acvarif]

Разводил когда-то давно Циклон 1 в TQFP144 на двух слоях, как раз земляной полигон под ним разместил. Питания +1.5 и +3.3, ПЛЛ через дроссель.
Разводка получилась так себе, а переделывать времени не было, да и плата была не скоростная. Смотрите сами.

Спасибо.

Так лучше не делать. Производитель рекомендует через дроссель. Я делаю вообще от отдельного линейного стабилизатора.
Обсуждалось неоднократно и много. http://electronix.ru/forum/index.php?showtopic=1356

Спасибо. Почитал. Хорошая тема.
Но пока окончательно не понял про PLL.
Как уже упоминал - DE0 сделано так. 1.2 подано непсредственно на VCCD_PLL, 2.5 подано непосредственно на VCCA.
Как запитать VCCD_PLL и VCCA с применением например ферритовой бусинки типа blm21pg331sn1b? У бусины максимальный ток 0.5 А.
Я так понимаю 2.5 оставляется как есть, а 1.2 подается на VCCD_PLL через дроссель? Какой примерно ток потребляет PLL?

Сообщение отредактировал Acvarif - May 14 2012, 16:43

[dxp]

Я так понимаю 2.5 оставляется как есть, а 1.2 подается на VCCD_PLL через дроссель? Какой примерно ток потребляет PLL?

PLL не очень много потребляет - десятки мА по аналогу и единицы мА по цифре. Цифру можно запитать от 1.2В ядра, но через ферритовую бусину (не дроссель!). И ещё Альтера рекомендует ставить там электролит большой ёмкости для подавления паразитных резонансных пиков. Мы ставим.

[Tiro]

PLL не очень много потребляет - десятки мА по аналогу и единицы мА по цифре. Цифру можно запитать от 1.2В ядра, но через ферритовую бусину (не дроссель!). И ещё Альтера рекомендует ставить там электролит большой ёмкости для подавления паразитных резонансных пиков. Мы ставим.

Обсуждений было много, но вопросы остались. Мои личные.
Первый. Какая собственная добротность у ферритовой бусины? А у LC фильтра, учитывая потери на ВЧ в линейке конденсаторов?
Второй. Рекомендации Альтеры по топологии печатных плат различаются для разных поколений микросхем даже в линейке Циклонов. Так и будем дизайн от Циклонов первых на третьи тащить? По руководствам похоже, что альтеровцы хорошо поработали над дизайном PLL в старших поколениях и стало все попроще.

[jks]

Обсуждений было много, но вопросы остались. Мои личные.
Первый. Какая собственная добротность у ферритовой бусины? А у LC фильтра, учитывая потери на ВЧ в линейке конденсаторов?
Второй. Рекомендации Альтеры по топологии печатных плат различаются для разных поколений микросхем даже в линейке Циклонов. Так и будем дизайн от Циклонов первых на третьи тащить? По руководствам похоже, что альтеровцы хорошо поработали над дизайном PLL в старших поколениях и стало все попроще.

Ферритовая бусина это не резонансный, а диссипативный элемент. Функция ферритовой бусины поглощать ВЧ составляющие токов и рассеивать.
Эквивалентная схема - индуктивность с последовательным сопротивлением зависящим от частоты.
Собственно феррит и является диссипативным элементом, который поглощает и рассеивает ВЧ составляющие токов.
А высокодобротный LC фильтр по питанию в быстрых цифровых устройствах может только проблем создать.
По питанию желательно иметь апериодический фильтр (последовательный LCR контур) и желательно с ro = SQRT(L/C) как можно меньшим.
Короткий импульс тока может привести к переходному процессу "звону" со значительными выбросами в цепи питания.
Добротность ферритовой бусины выше 1 это ее отрицательное качество.

Я иногда ставлю последовательно с ферритовой бусиной сопротивление от 1 до 10 Ом (для компонентов с Z(100МГц)>1000 ом) если постоянный ток до 50мА.

Спасибо.

Не совсем в тему... еще небольшая загвоздка. К Циклону 3 пытаюсь прицепить SDRAM (166 мГц). Можно ли развести шину данных (16 бит) по разным банкам? Или лучше шину адреса развести по разным банкам, а данные оставить в одном банке (в одном банке все не помещается)? И вообще может-ли както сказываться на работу SDRAM разводка ee сигналов по разным банкам Циклона?

А SDRAM какая SDR/DDR?

Если обычная SDR то разницы никакой, можно и разные банки использовать.
Если DDR, то там специально назначенные для этого IO с внутренними DDR регистрами.

Главное чтобы внутри ПЛИС все развелось с учетом временных ограничений.

Сообщение отредактировал jks - May 16 2012, 07:00

[Acvarif]

А SDRAM какая SDR/DDR?

Типа Samsung K4S511632B-UL75 или Zentel A3V64S40FTP.