Повтор темы: выравнивание задержки глобального клока, Из темы ПЛИС Опции

[a123-flex]

да простят меня админы
так как в ПЛИС-ах никто не отвечает, спрошу здесь:

В проекте Virtex2 c фаноутом на опорном клоке 1050 цепей skew по отчету составил 240 пс. Клок заведен через bufg. Подскажите, как реализован механизм выравнивания skew на кристале ?
в глобальной матрице ведь нет pll, и если даже просто клок задерживать во всех узлах кроме загруженных, по моему получится хрень. Кроме того, насколько я понимаю процесс выравнивания должен быть динамическим (ведь триггеры каждого квадранта щелкают не в каждом такте ... ) Значит, механзмы синхронизации в матрице должны быть динамическими и реализованными в аналоге ?

[dm.pogrebnoy]

Сделал пару картинок (из FPGA Editor от Xilinx) по поводу разводки клоков и данных в FPGA. На первом рисунке клок из моего проекта с fanout ~22000. Видим что структура ветвей имеет периодический характер. Думаю понятно откуда взялось мое убеждение, что дерево Global clock в FPGA является фиксированным. На втором рисунке я привел пример разводки одной из цепей. Видно что тулза сделала странную петлю через две Switching Matrix. Не этот ли факт и является механизмом обеспечения skew в FPGA?

[MadGarry]

На втором рисунке я привел пример разводки одной из цепей. Видно что тулза сделала странную петлю через две Switching Matrix.

Интересный результат. А скажите пожалуйста, в clock report этот момент как-то отражается? Какое семейство Вы использовали?