Повтор темы: выравнивание задержки глобального клока, Из темы ПЛИС Опции

[a123-flex]

да простят меня админы
так как в ПЛИС-ах никто не отвечает, спрошу здесь:

В проекте Virtex2 c фаноутом на опорном клоке 1050 цепей skew по отчету составил 240 пс. Клок заведен через bufg. Подскажите, как реализован механизм выравнивания skew на кристале ?
в глобальной матрице ведь нет pll, и если даже просто клок задерживать во всех узлах кроме загруженных, по моему получится хрень. Кроме того, насколько я понимаю процесс выравнивания должен быть динамическим (ведь триггеры каждого квадранта щелкают не в каждом такте ... ) Значит, механзмы синхронизации в матрице должны быть динамическими и реализованными в аналоге ?

[dm.pogrebnoy]

to kondensator42
Я в топологии м/сх вообще ничего не смыслю, но опыт работы с fpga имеется. И я, если честно, всегда организацию тактирования в плис примерно представлял так, как описал Torpeda. Не могли бы Вы по существу пояснить в чем конкретно он не прав. То что вы цитируете здесь про DCM думаю здесь не совсем в тему.

[kondensator42]

to kondensator42
Я в топологии м/сх вообще ничего не смыслю, но опыт работы с fpga имеется. И я, если честно, всегда организацию тактирования в плис примерно представлял так, как описал Torpeda. Не могли бы Вы по существу пояснить в чем конкретно он не прав. То что вы цитируете здесь про DCM думаю здесь не совсем в тему.

Да цитирую потому что:
- в этой краткой фразе от Xilinx собственно и разъясняется механизм синхронизации, т.е. DCM обеспечивает достаточную крутизну фронтов и ограничивает разброс задержек синхросигнала, а это,извините, и есть самая что ни есть тема топика.
- а "To generate de-skewed" это ещё и ответ словами Xilinx на утверждение об полезности "skewed". Из опыта знаю, что иногда как бы не объяснял толку никакого не будет пока не ткнёшь пальцем в какую нибуть книжку или статью.
"Не могли бы Вы по существу пояснить в чем конкретно он не прав." - поробуем ещё раз:
- нет такого в документации"клок три фиксировано" и не может быть, и вообще, что это за ответ на тему топика "потому что клок три фиксировано".
- бороться с возможными гонками играя синхросигналом (вставляя буфера, меняя их розмер) это самое последнее дело, т.к. кроме ухудшения и запутывания ситуации это еще и уменьшает максимальную рабочую частоту схемы. А если кто ещё и не понял, то тема топика и есть предотвращение возможых гонок от реального распределения задержек по синхросигналу. Основное же назначение буферов это обеспечение нагрузочной способности драйвера клока, а не выравнивание задержек. Вообще если не понятно, то нужно читать книги, но только не про VHDL, Verilog, логический дезайн, карты карно, сумматоры и прочее, а про реальный цифровой дезайн максимально приближенный к железу с времянками, гонками, гликами, глюками... И ещё здесь, если вы енту ПЛИСУ примеряете как тест для будующей IC и используете вот это "skew тул выравнивает: вставляя буфера, меняя их розмер, делая оптимальний плейсмент, меняя точки подключение листьев, строя физически симетричную или несиметричную структуру." то во многом ваш труд будет мартышкиным.
- "В этом случае будет не хрень а Useful Skew" - бред (иногда это используют, но зачем здесь если есть более точные и удобные DCM, да и компаратор строго говоря нужен).
"Я в топологии м/сх вообще ничего не смыслю" - а это не важно какой топологии IC, PCB, или FPGA, и как контура рисовать тоже знать не обязательно, а вот с электрической точки зрения знать надо, иначе ваша схема после кривой разводки может и не заработать (испортить можно любую схему).

kondensator42

[Torpeda]

- нет такого в документации"клок три фиксировано" и не может быть, и вообще, что это за ответ на тему топика "потому что клок три фиксировано".
- бороться с возможными гонками играя синхросигналом (вставляя буфера, меняя их розмер) это самое последнее дело, т.к.
- "В этом случае будет не хрень а Useful Skew" - бред (иногда это используют, но зачем здесь если есть более точные и удобные DCM, да и компаратор строго говоря нужен).
kondensator42

ну и добавлю....

1) "нет такого в документации"клок три фиксировано" и не может быть" - в документации Xilinx это написано так: "Global Clock Network"
Скажите пожалуйста, можно ли менять "Global Clock Network"?

2) Xilinx DCM - это по-сути управляемая линия задержки (Delay-Locked loop). Их аж 4 в XC3S50!
DCM собственно то и делает что " бореться со SKEW играя синхросигналом (вставляя буфера)", аж до целого периода!
так-что в чём " самое последнее дело" - непонятно.

3) "Useful Skew" - бред (иногда это используют, но зачем здесь если есть более точные и удобные DCM)
- сколько тайминг виолейшинов Вы сможете пофиксить при помощи DCM?
- можно ли использовать DCM только для 2 флопов (которые виолейтят)?
- а случайно не для выравнивания SKEW между Global Clock Network или внешними девайсами эти DCM предназначены?
- как изменить SKEW между флопами, подключёнными к одной Global Clock Network?

4) А есть ли доступ FPGA дизайнера к ASIC "Useful Skew" технологии (пр и фиксированном Global Clock Network)?
Кажется я упоминал "Useful Skew" относительно к ASIC... Нетак-ли?

[kondensator42]

ну и добавлю....

1) "нет такого в документации"клок три фиксировано" и не может быть" - в документации Xilinx это написано так: "Global Clock Network"
Скажите пожалуйста, можно ли менять "Global Clock Network"?

2) Xilinx DCM - это по-сути управляемая линия задержки (Delay-Locked loop). Их аж 4 в XC3S50!
DCM собственно то и делает что " бореться со SKEW играя синхросигналом (вставляя буфера)", аж до целого периода!
так-что в чём " самое последнее дело" - непонятно.

3) "Useful Skew" - бред (иногда это используют, но зачем здесь если есть более точные и удобные DCM)
- сколько тайминг виолейшинов Вы сможете пофиксить при помощи DCM?
- можно ли использовать DCM только для 2 флопов (которые виолейтят)?
- а случайно не для выравнивания SKEW между Global Clock Network или внешними девайсами эти DCM предназначены?
- как изменить SKEW между флопами, подключёнными к одной Global Clock Network?

4) А есть ли доступ FPGA дизайнера к ASIC "Useful Skew" технологии (пр и фиксированном Global Clock Network)?
Кажется я упоминал "Useful Skew" относительно к ASIC... Нетак-ли?

""нет такого в документации"клок три фиксировано" и не может быть" - в документации Xilinx это написано так: "Global Clock Network"
Скажите пожалуйста, можно ли менять "Global Clock Network"?"

- Я как раз и не собираюсь его менять, а вы да - "вставляя буфера, меняя их розмер".
Далее, т.е. как я понял, вы вместе с Shivers "Global Clock Network" переименовываете в "клок три фиксировано" и после этого волшебного деяния, переименования, этот клок становится магическим- имеет нулевые задержки и соответственно не зависящие от нагрузок. Интересно!, вам вместе Shivers надо срочно подавать на Нобелевскую премию пока кто-то не украл ваш большой секрет.

"Xilinx DCM - это по-сути управляемая линия задержки (Delay-Locked loop). Их аж 4 в XC3S50!
DCM собственно то и делает что " бореться со SKEW играя синхросигналом (вставляя буфера)", аж до целого периода!
так-что в чём " самое последнее дело" - непонятно."

- Печально что вам это не понятно. DCM это ещё и драйвер или синхронизированный источник синхросигнала и его задержка никакого влияния на распределение задержек по подключенному к нему Clock не имеет - это всего лишь будет абсолютное смещение (с точкой привязки в месте подключения CLKFB). А в случае двух или более DCM-ов будет влияние конечно, но это уже будет взаимодействие между разными клоками или разными фазами одного клока (последнее для многофазной синхронизации). Вы же рвёте клок или делаете ветви "вставляя буфера, меняя их розмер". Если же вы ничего не рвёте и не ветвите, а делаете это только над буфером у драйвера, то тогда опять же как и с DCM - это всего лишь будет абсолютное смещение, и тогда вообще ни понятно о чем реч и к чему, вы просто не понимаете вопроса топика и не только.

"- сколько тайминг виолейшинов Вы сможете пофиксить при помощи DCM?"

- да я как раз и пишу в моём первом сообщении, что не много, и предлогаю метод фри от этих проблем - многофазная синхронизация либо что делать в случае однофазной синхронозации.

"- можно ли использовать DCM только для 2 флопов (которые виолейтят)?"

- дети ой дети - смотрите предыдущий ответ (это наверное потому, что начинают изучение цифры с VHDL/Verilog).

"а случайно не для выравнивания SKEW между Global Clock Network или внешними девайсами эти DCM предназначены?"

- смотрите Figure 3-23: Using De-Skew as a Clock Mirror из "Virtex-II Platform FPGA User Guide" там по всякому подключается.

"- как изменить SKEW между флопами, подключёнными к одной Global Clock Network?"

- ну если у вас эти триггера для чего-то особого и уже как-бы за пределами синхронной схемы, тогда и правила другие и с учетом требований схемы по точности, джиттеру, потреблению надо и смотреть.

"Кажется я упоминал "Useful Skew" относительно к ASIC... Нетак-ли?"

- к сожалению, не так:
"Цитата(a123-flex @ May 19 2012, 01:53)
если даже просто клок задерживать во всех узлах кроме загруженных, по моему получится хрень.
2) Вэтом случае будет не хрень а Useful Skew
При этом можно как буферы вставлять так и подключать флопы кудато в середину дерева"

- Вы отвечаете a123-flex, а он, a123-flex, даже как-бы и не заикался про ASIC, sorry.

kondensator42

Сообщение отредактировал kondensator42 - May 22 2012, 17:40