Цитата(Chudik @ Apr 13 2006, 03:42)

Есть небольшой проект на VHDL. Тестбенча или файла тестовых векторов нет

. Хочу переписать на Верилоге для дальнейшей работы. Как проверить, что выход синтезатора идентичен выходу VHDL?
Оба проекта компилируются в Альтеру. Сравнить файлы .pof или есть более разумный вариант?
если проект небольшой то самое простое написать тестбенч в который установить оба инстанса и один сделать опорным и сравнить результаты. тестбенч будет реально простым
И снова на арене цирка - дрессированные клоуны!! Оказываем консультации по электронике за симпу круглосуточно.