mt32 под EP3C25 не работает в режиме Burst, Проблема организации пакетного режима Опции

[xxxmatrixxx]

Здравствуйте

У меня такая проблема:
Сделал программу на Verilog, которая принимает данные из вне, а потом перекидывает их на сторону PCI(работал, как таргет, считывали с меня по прерыванию)... но такой вариант был слишком затратен по времени, т.к. верхнее ПО было написано под Linux, а сам чипсет компа не давал возможности с меня считывать пакетно... что только не пробовал, ничего не выходило, прочитал на форуме ELECTRONIX, подсказали, что придется реализовывать мастера...

Так вот поставил mt32 core для Альтеры с возможностью работы в режиме 66Мгц...

Прога под Linux пока не подправлена, но я попробовал выходить на шину мастером и писать данные в меня... я увидел, что я пишу так же, т.е. одиночными посылками, а не пакетно....

Вопрос: что необходимо указать в установках core(я пробовал менять конфигурацию баров с non - prefetchable на prefetchable), либо как организовывать обмен по PCI так, чтобы я работал в пакетном режиме???

Спасибо...

[Serhiy_UA]

...я увидел, что я пишу так же, т.е. одиночными посылками, а не пакетно....

Похоже, что Ваш FSM не верно обслуживает mt32 с локальной стороны.
Чтобы разобраться, выложите *.pdf PCI Megacore с которым работаете (их много), и ссылку на страницу и диаграмму. А также кратко, что выдается с локальной стороны в mt32 и что по диаграмме не так получается.
Есть еще и SignalTap II Logic Analyzer, который всегда поможет разобраться, покажите и его диаграммы.
Какой QII применяете?

[xxxmatrixxx]

Похоже, что Ваш FSM не верно обслуживает mt32 с локальной стороны.
Чтобы разобраться, выложите *.pdf PCI Megacore с которым работаете (их много), и ссылку на страницу и диаграмму. А также кратко, что выдается с локальной стороны в mt32 и что по диаграмме не так получается.
Есть еще и SignalTap II Logic Analyzer, который всегда поможет разобраться, покажите и его диаграммы.
Какой QII применяете?

Спасибо, что откликнулись)))

Применяю Quartus 9.1

Описание Core и диаграммы с SignalTab тоже выложил...

не смотрите на сигналы lt_ackn и lt_dxfrn, похоже неправильно нарисовал сигналтаб, т.к. lt_rdyn выставляется на них...

Адрес БАР0 именно 0xF8F0_0000

// выставление готовности при совпадении бар0
always @(posedge ClkPCI or negedge Reset)
begin
if(Reset == 0) ltrdyn <= 1;
else ltrdyn <= !(( bar0_hit) & cycle_start );
end

////////////// выставление с локальной стороны lt_framen ////////////
reg lt_framen_q;
always @ (posedge ClkPCI or negedge Reset)
begin
if (!Reset) lt_framen_q <= 1'b1;
else lt_framen_q <= !lt_framen;
end

//////////////////////////////////////////////////////////////////////////////
//установившийся сигнал обмена
wire cycle_start = (lt_framen_q & !lt_framen);
wire bar0_hit = lt_tsr[0]; // отслеживаем бит 0

// сигнал ответа готовности к обмену
reg ltrdyn;
assign lt_rdyn = ltrdyn;

Эскизы прикрепленных изображений

 

Прикрепленные файлы

 ug_pci.zip ( 1.51 мегабайт ) Кол-во скачиваний: 28

 

[Serhiy_UA]

lm_tsr[9..0] от SignalTap показывает, что что-то не так...

Однако, этого не достаточно:
wire bar0_hit = lt_tsr[0]; // отслеживаем бит 0

Повторюсь "...и ссылку на страницу и диаграмму", с которой работаете...