Нестабильные результаты altera EP3C55F, Нестабильные результаты altera EP3C55F Опции

[FAE]

Коллеги, буду признателен, если подскажете как решить проблему:

получаю нестабильные результаты при имплементацмм дизайна в альтеровскую FPGA EP3C55F.
Т.е., например, имплементирую прошивку с подключенным сигналтапом, она работает отлично,
отключаю сигналтап, она перестает работать.
Или вношу изменения в обдин блок, а отрубается другой, не связанный с ним.

Работаю в 9м квартусе.
Дизайн написан на верилоге. Цепи сброса описаны как асинхронные (т.е. always @( posedge clk or posedge rst)
Максимальная частота - 125Мгц.
Имеются тактовые домены с более низкими частотами.

Возможно, кто-то из вас сталкивался с такой проблемой и знает, как это "лечится"?

[Stewart Little]

Возможно, кто-то из вас сталкивался с такой проблемой и знает, как это "лечится"?

Лечится изгнанием асинхронщины из проекта и грамотным CDC.
Используйте TimeQuest, он покажет, где у Вас узкие места.
Также, перед добавлением SignalTap'а, включите полный режим инкрементальной компиляции.