Верификация соответствия между VHDL и Verilog, как проверить совпадение результата Опции

[Chudik]

Есть небольшой проект на VHDL. Тестбенча или файла тестовых векторов нет . Хочу переписать на Верилоге для дальнейшей работы. Как проверить, что выход синтезатора идентичен выходу VHDL?

Оба проекта компилируются в Альтеру. Сравнить файлы .pof или есть более разумный вариант?

[Chudik]

Как на счет формальной верификации двух описаний?

Поподробнее можно?

если проект небольшой то самое простое написать тестбенч в который установить оба инстанса и один сделать опорным и сравнить результаты. тестбенч будет реально простым

Я не владею VHDL
А что, в одном тестбенче можно использовать модули, написанные на разных языках? Если это так, то можно просто поставить два "чёрных ящика", кинуть им на вход все возможные комбинации и тупо сравнивать выходы. Благо там чисто комбинаторная логика.

Сообщение отредактировал Chudik - Apr 22 2006, 07:39

[ASN]

Chudik
Можно, ActiveHDL поддерживание смешанное проектирование. Но только полная версия.
В одном из проектов у меня часть модулей была реализована на Verilog, часть на VHDL.
Всё моделировалось, синтезировалось и работало в железе.