? по констрейнам для Xilinx, unconstrained inputs and outputs Опции

[Koluchiy]

Здравствуйте, уважаемые гуру.

Работая с Альтерой, обнаружил пробел в знаниях на тему Xilinx, который не удалось с ходу разрешить через хелп и доки.

Вот есть входные и выходные сигналы, временные характеристики которых не нужно анализировать.
Светодиоды всякие и прочие кнопки.
Альтера требует, чтобы для таких сигналов в явном виде было задано false path, иначе ругается в отчете Time Quest'а и вообще работает криво, если есть необконстрейненные пути.

По Xilinx cкладывается впечатление, что оно по умолчанию эти сигналы не анализирует, если на них не задано ограничений.
Так ли это, и где про это в явном виде написано?

ISE 12.3.

Всем заранее спасибо за ответы.

[Koluchiy]

То есть, правильно - делать

Код

TIMESPEC TS_GFalsePath_0 = FROM PADS TO FFS TIG;
TIMESPEC TS_GFalsePath_1 = FROM FFS TO PADS TIG;

,
а для тех ног, которые не без разницы, задавать дополнительные констрейны?

На сколько я понял главное отличие временного анализа у хилых от альтеры - если ты не задал какой-то констрейн - это твои личные проблемы - никто тебе об этом в отдельной табличке не скажет

Не, сделать репорт необконстрейненных путей можно .

[Kuzmi4]

Касательно

То есть, правильно - делать

Код

TIMESPEC TS_GFalsePath_0 = FROM PADS TO FFS TIG;
TIMESPEC TS_GFalsePath_1 = FROM FFS TO PADS TIG;

,
а для тех ног, которые не без разницы, задавать дополнительные констрейны?...

нет, так будет много крика на счёт constraint resolve - как он сделает этот самый constraint resolve утверждать не берусь (для примера, делал макетный дизайн недавно для V7 на ISE 14.1 - не указал там что у меня exclusive clock-и и он мне начал писать что "от я ща отрезолвлю тебе это всё дело", так как железа нет под рукой - хз что она там может нарезолвить, потому указал стандартно:

Код

# define SYS/ADC clocks like exclusive - NO constraint interactions
TIMESPEC TS_sys_adc_clk_false_path = FROM sys_clk     TO adc_a_clk_0 TIG;
TIMESPEC TS_adc_sys_clk_false_path = FROM adc_a_clk_0 TO sys_clk     TIG;

желание "отрезолвить" пропало ). Правильно будет создать группы сигналов на которые хочется наложить разные false_path и с ними работать. Или же просто не констрейнте те лапы которые должны быть TIG.

Касательно

...сделать репорт необконстрейненных путей можно

что то не припоминаю сходу, может подскажете?