? по констрейнам для Xilinx, unconstrained inputs and outputs Опции

[Koluchiy]

Здравствуйте, уважаемые гуру.

Работая с Альтерой, обнаружил пробел в знаниях на тему Xilinx, который не удалось с ходу разрешить через хелп и доки.

Вот есть входные и выходные сигналы, временные характеристики которых не нужно анализировать.
Светодиоды всякие и прочие кнопки.
Альтера требует, чтобы для таких сигналов в явном виде было задано false path, иначе ругается в отчете Time Quest'а и вообще работает криво, если есть необконстрейненные пути.

По Xilinx cкладывается впечатление, что оно по умолчанию эти сигналы не анализирует, если на них не задано ограничений.
Так ли это, и где про это в явном виде написано?

ISE 12.3.

Всем заранее спасибо за ответы.

[Koluchiy]

Или же просто не констрейнте те лапы которые должны быть TIG

И чего она с ними сделает, с необконстрейненными лапами?
Это ж главный вопрос всей темы .

что то не припоминаю сходу, может подскажете?

В Generate Post P&R Static Timing - настройка "Unconstrained Paths" должна содержать максимальное число путей.
Сам отчет - в Plan Ahead.
По крайней мере, в 12.3 так.

недавно для V7 на ISE 14.1

Пользуясь случаем, как в 14.1 с глюками?

[Kuzmi4]

И чего она с ними сделает, с необконстрейненными лапами?
Это ж главный вопрос всей темы .

Хилые с необконстрейнеными лапами делают то же самое что и альтеры - ничего. В принципе эту ситуацию можно рассматривать как некоторый виртуальный TIG на все необконстрейненые лапы.

Касательно "Unconstrained Paths" (определился с ключиком, инфа для последующих жаждущих инфы) - ключик -u для trce. Отчёт можно глянуть и в ISE. (2 Koluchiy - Спасибо)

А вот на счёт глюков 14.1 - как для меня, так работает всё так же, только медленней (засекал относительно одного и того же проекта в 14.1 и 13.2 для S6). Довольно неплохой "с той же канистры" Vivado - у меня на тачке он правда собирает дизайн медленней чем в ISE и for 7-Series only, но за то есть XDC - это большой плюс, можно делать финты ушами