Virtex4 to Virtex6, проблемы при переходе на Virtex6 Опции

[zFoxx]

Может кто сталкивался с такой проблемой?
Есть проект, который успешно транслируется (без временных ошибок) на кристалл Virtex4lx80.
При трансляции этого же проекта (без изменения логики и частоты) на Virtex6lx240 появляется куча временных ошибок.
Работаю в ISE 14.1.

[Boris_TS]

Xilinx предупреждал, что что-то подобное может возникнуть.
Основной причиной называлось иное строение Slice'а (Virtex-5/6), которое требует иного подхода к созданию проекта. Раньше CE, Reset, PreSet распространялся на 2 триггера, теперь на 4/8,.. а в Virtex-6 PreSet вообще пропал. Поэтому Xilinx настоятельно рекомендовал пересмотреть весь проект и переделать его под Virtex-5/6 с учётом всех особенностей новых FPGA. Ну и RLOC может всякие гадости подкинуть...

А еще, ноавя ПЛИС, значительно больше, и маленький проект внутри неё может быть жеското натянут между крайними I/O ножками.