Цитата(zFoxx @ Jul 2 2012, 23:08)
У меня проект сделан на VHDLе. И когда создавал его под Virtex4 особо не задумывался по поводу особенностей FPGA. Поэтому пересматривать проект в рамках новой архитектуры ПЛИС Virtex6 не вижу смысла.
А напрасно. Ибо Xilinx излогал эту мысль как раз в материалах по языковому описанию проектов. В оных материалах
несколько раз подчёркивалось, что
стили кодирования S3/V2/V4 и V5/V6 существенно отличаются. В материалах по V6 также подчёркивалось, что оные отличия в V6 еще более существенны, чем в V5. Хотя тут уже всё зависит от извращенности синтезатора, который Вы используете. Xilinx, что и естественно, описывал особенности XST.
Факт описания на языке еще ничего не значит. Да, обычно языковое описание облегчает переход... Но порой тоже бывает необходимо перелопатить проект целиком при миграции между версиями ISE (XST). У меня уже есть такой печальный опыт V5 (ISE 10.1SP3) -> V6 (ISE 13.x/14.1):
всё описание RAM пришлось переделать !Цитата(zFoxx @ Jul 2 2012, 23:08)
А что значит RLOC может всякие гадости подкинуть...?
Ну, в V4 slice - только 2 триггера, а в V6 4(8), поэтому constraint'ы RLOC необходимо все перепроверить и, при необходимости, скорректировать под новую архитектуру.
Например, могли быть RLOC'и, которые раскладывали 4 триггерп по 2 смежным Slice (например, чтобы с как-то хитро взаимодействовать с логикой быстрого переноса)... а в архитектуре V6 от этого будет только вред, т.к. все 4 триггера надо будет собрать в один slice. Ну и тому подобные гадости - всего не тут заочно не напишешь (фантазии не хватит).
Virtex4 to Virtex6, проблемы при переходе на Virtex6
Jul 1 2012, 21:09
