? по констрейнам для Xilinx, unconstrained inputs and outputs Опции

[Koluchiy]

Здравствуйте, уважаемые гуру.

Работая с Альтерой, обнаружил пробел в знаниях на тему Xilinx, который не удалось с ходу разрешить через хелп и доки.

Вот есть входные и выходные сигналы, временные характеристики которых не нужно анализировать.
Светодиоды всякие и прочие кнопки.
Альтера требует, чтобы для таких сигналов в явном виде было задано false path, иначе ругается в отчете Time Quest'а и вообще работает криво, если есть необконстрейненные пути.

По Xilinx cкладывается впечатление, что оно по умолчанию эти сигналы не анализирует, если на них не задано ограничений.
Так ли это, и где про это в явном виде написано?

ISE 12.3.

Всем заранее спасибо за ответы.

[Kuzmi4]

Так же столкнулся с интересным поведением ISE касательно TIG для V7.
Имею 2е частоты - системную и частоту на которой работает память. Задаю через TIG TIMESPEC для них. Однако системная частота заходит на MCM и после него используется в некотрой логике. Generated clock делает сама ISE:

(Source - *.ngd)

Так вот проблема заключается в том, что TIG TIMESPEC не распространился на Generated clock и синтезатор мне выкидывает вот такой слак:

Вот собственно частоты:
Source Clock: U_SOPC/qdr2p_slave_0/qdr2p_slave_0/U_USER_LOGIC/s_qdr2p_sys_clk rising at 4.000ns
Destination Clock: U_SOPC/clk_100_0000MHz rising at 4.000ns
(clk_100_0000MHz - это частота после MCM, s_qdr2p_sys_clk - системная частоат памяти)
Вот табличка производной частоты:


При чём во время PAR получаю вот такое сообщение:
WARNING:Route:522 - Unusually high hold time violation detected among 1 connections.The router will continue and try to fix it
как раз связанное с тем что нет TIG TIMESPEC для кросс-клока.

Может кто сталкивался с такой ситуацией - когда TIG не распространяется на generated clock?
И где посмтреть список констрейнов, которые "were not applied"? Сходу не нашёл (в Design Overview - Timins Constraints моего TIG-а не нашёл)...