Создание компонета для SOPC Builder с несколькими регистрами ввода/вывода Опции

[altlogic]

Здравствуйте!

Простая по идее задача - хочу созадать свой компонент I2C для SOPC с возможностью конфигурирования его через внутренние регистры компонента (да хотя бы флаг RUN реализовать ). Как это сделать? Нашел на сайте Altera пример Memory Mapped Slave. В этом шаблоне у устройства задается использование 16 внутренних регистров. Но там мощный шаблон, на 700 сток кода. Я аж испугался
А мне кажется можно это все сделать проще. Ведь всего лишь нужно вытянуть из SOPC информацию о том, по какому адресу он разместил внутренние регистры устройства, ну и сделать их программно доступными конечо с шины Avalon. Примеров других пока не разбирал. Но мне кажется моя задача должна встречаться у всех разработчиков периферии под процессор для FPGA. Товарищ показал код для Xilinx MicroBlaze в аналогичной ситуации. Там, как и в примере Altera в описании компонента применяется специальная нотация.

Смотрел IP-core I2C от Terasic. Там, как я понял используется несколько отдельных регистров ввода-вывода, то есть устройство состоит из нескольких устройств на шине Авалон. Видимо это вообще самое простое решение. Но ведь как-то некрасиво?..

[Копейкин]

Добавляете интерфейс Interrupt sender.
У Вас добавится прерывание, которое в SOPC билдере нужно будет подключить к процессору.
В пользовательской логике предусмотреть посылку прерывания уровнем или импульсом.
Чтение/запись как обычно Avalon MM...

[Acvarif]

Добавляете интерфейс Interrupt sender.
У Вас добавится прерывание, которое в SOPC билдере нужно будет подключить к процессору.
В пользовательской логике предусмотреть посылку прерывания уровнем или импульсом.
Чтение/запись как обычно Avalon MM...

Спасибо. Получилось

Чем может грозить предупреждение?
Warning: cpu_0.data_master/ramtest_0.s0: ramtest_0.s0 does not have byteenables. Narrow (less than 32-bit) writes from cpu_0.data_master will result in spurious writes to ramtest_0.s0



Сообщение отредактировал Acvarif - Aug 21 2012, 11:13

[Acvarif]

Почитал немного букварь "Avalon Interface Specification".
Прописал нормально механизм чтения из RAM на Avalon.
Чтение из RAM пошло.
Но пока какая-то путаница с адресами.
Если я определяю

Код

#define IORD_ALTERA_AVALON_RAM_0(base)  IORD_16DIRECT(base, 0);
#define IORD_ALTERA_AVALON_RAM_1(base)  IORD_16DIRECT(base, 1);
#define IORD_ALTERA_AVALON_RAM_2(base)  IORD_16DIRECT(base, 2);
#define IORD_ALTERA_AVALON_RAM_3(base)  IORD_16DIRECT(base, 3);

то надеюсь, что IORD_ALTERA_AVALON_RAM_0(base) прочитает данные по базовому адресу без смещения (по нулевому адресу RAM) - таки так оно и есть.
далее надеюсь, что IORD_ALTERA_AVALON_RAM_1(base) прочитает данные по адресу базовый плюс 1- а реально читаются данные опять по нулевому адресу RAM.
И только IORD_ALTERA_AVALON_RAM_2(base) читает данные по первому адресу RAM. IORD_ALTERA_AVALON_RAM_3(base) тоже читает данные по первому адресу RAM.
В чем тут хитрость?