Spartan6. Проект загружается, но не стартует. Опции

[ovs_pavel]

День добрый коллеги. Никак не могу подружиться с 6-ым спартаном. Вообщем о проблеме.
В цепь JTAG последовательно включены сначала ПЛИС, затем XC6SLX45-3FGG676I, затем конфигуратор XCF16PFSG48C.
При подаче питания эти 2 м/сх обнаруживаются по цепи JTAG. Идентификаторы м/сх считываются, т.е. все вроде работает.
1. Зашиваем проект (bit-файл) в ПЛИС по JTAGу.
iMPACT выдает:
----------------------------------------------------------------------
INFO:iMPACT - Current time: ?? 28. ??? 12:2PROGRESS_START - Starting Operation.
Maximum TCK operating frequency for this device chain: 15000000.
Validating chain...
Boundary-scan chain validated successfully.
'1': Programming device...
LCK_cycle = NoWait.
LCK cycle: NoWait
done.
'1': Reading status register contents...
[0] CRC ERROR : 0
[1] IDCODE ERROR : 0
[2] DCM LOCK STATUS : 1
[3] GTS_CFG_B STATUS : 1
[4] GWE STATUS : 1
[5] GHIGH STATUS : 1
[6] DECRYPTION ERROR : 0
[7] DECRYPTOR ENABLE : 0
[8] HSWAPEN PIN : 1
[9] MODE PIN M[0] : 1
[10] MODE PIN M[1] : 1
[11] RESERVED : 0
[12] INIT_B PIN : 1
[13] DONE PIN : 1
[14] SUSPEND STATUS : 0
[15] FALLBACK STATUS : 0
INFO:iMPACT:2219 - Status register values:
INFO:iMPACT - 0011 1100 1110 1100
INFO:iMPACT:579 - '1': Completed downloading bit file to device.
INFO:iMPACT:188 - '1': Programming completed successfully.
LCK_cycle = NoWait.
LCK cycle: NoWait
INFO:iMPACT - '1': Checking done pin....done.
'1': Programmed successfully.
PROGRESS_END - End Operation.
Elapsed time = 5 sec.

Вообщем проект залился, но на тестовых пинах все время нули, т.е. как будто ПЛИС в состоянии сброса. Посмотрел на состояние сигнала DONE (оттянут на +3,3В), ведет себя как и положено, т.е. во время прошивки в состоянии 0, а после уходит в состояние 1.

2. Пробовал прошивать конфигурашку. Ситуация абсолютно аналогичная (ПЛИС с конфигурашки грузится как master serial). С конфигурашки идет CCLK, данные (посмотрел) также сигнал DONE сначала в 0, а после заливки прошивки с конфигурашки уходит в 0. Но ПЛИС молчит((.

[Boris_TS]

Была такая засада у Xilinx: DONE должен перейти в устойчивую '1' за 1 такт CCLK, иначе ПЛИС становится раком. Может быть это как раз Ваш случай ?
Было 2 варианта преодоления этого: повесить на DONE резистор в 330 Ом или включить DONE_DRIVE_HIGH в опциях BitGen'а (мне всегда больше нравился 2 вариант – он надёжнее работает).

[ovs_pavel]

Была такая засада у Xilinx: DONE должен перейти в устойчивую '1' за 1 такт CCLK, иначе ПЛИС становится раком. Может быть это как раз Ваш случай ?
Было 2 варианта преодоления этого: повесить на DONE резистор в 330 Ом или включить DONE_DRIVE_HIGH в опциях BitGen'а (мне всегда больше нравился 2 вариант – он надёжнее работает).

Да в том то и дело что и резистор 330 Ом стоит на месте (может по расстоянию далеко от ПЛИС, около 5 см), и опцию Drive Done Pin High включил. Рекомендуете посмотреть на длительность фронта сигнала Done?

Тут же не совсем тогда ясен вопрос прошивки через JTAG, т.е. загрузки bit-файла. Я в установках кабеля (cable setup) снижал рабочую частоту JTAG до 1,5МГц. Ситуация та же самая.

[ovs_pavel]

Больше никаких идей нет??

[des00]

Больше никаких идей нет??

может дело не в житаге ? ноги не те стоят, тактовой нет и т.д. ? самый простой способ проверить : блинкер + чипскоп.

[ovs_pavel]

может дело не в житаге ? ноги не те стоят, тактовой нет и т.д. ? самый простой способ проверить : блинкер + чипскоп.

На счет тактовой - я уже константы подаю на тестовые сигналы. Полазил по зарубежным сайтам - они рекомендуют тоже самое что и Boris_TS:

There are a handful of problems that might prevent a Xilinx Virtex series FPGA from operating correctly after the DONE pin goes High:
1. A slow rise time on the DONE pin
2. An incorrect startup clock
3. Insufficient clock cycles to complete the startup sequence
4. Contention between DONE signals on configured vs. unconfigured devices

А можно поподробней про "самый простой способ" или ссылку как его использовать (описание). Модуль чипскоп как то пробовал, но он мне не понравился (хотя использовал только для просмотра внутренних сигналов во время отладки проекта). А вот про "блинкер" что то не слышал.