Непонятные глюки в проекте Опции

[seldim]

Здравствуйте. Есть проект задачей которого является обработка набока кнопок (антидребезг 30 ms, проверка на залипание 5 сек), выдача данных (информация от обработчика кнопок) во внешний контроллер биполярного кода по паралельной шине, прием данных из этого контроллера и выдача их на светодиоды. ПЛИС циклон 4. Сброс организован внутри ПЛИС на счетчике. Внешний генератор 25 МГц. Для обработки кнопок был сделан делитель частоты до 610 Гц и 2 Гц (предварительно 25 МГц на PLL поделены до 62,5 КГц).
Проблема в следующем: проект заработал, но были неправильно выбраны значения счетчика для 5 сек проверки на залипание (признак залипания кнопки появлялся через 7 сек а не через 5). При смене значения счетчика при котором надо выставить признак залипания кнопки у меня ломалася не обработчик кнопок, а весь проект. Переставал обслуживаться контроллер биполярного кода, хотя его управление никаким образом не связано с обработчиком кнопок. Вторая проблема со схемой сброса. Сначала ее сделал от частоты генератора но значения счетчика на котором происходил сброс (65534) слишком большое и я решил попробовать перейти на частоту 62,5 КГц от PLL соответственно разрядность счетчика значительно уменьшилась, но возникла ситуация аналогичная предыдущей - ничего не работает! Сейчас оставил генератор сброса на частоте 25 МГц, а в обработчике кнопок залипание проверяю от частоты не 2 Гц а 610 Гц. Вроде заработало. В чем могла быть причина сбоя не понятно. Модель ничего не показывает. Инкрементная компиляция отключена. Проглядеть все цепочки сигнал тапом пока небыло возможности. Если у кого нибудь есть идеи по поводу причин данных сбоев пожалуйса напишите.

[seldim]

То есть после загрузки плис при указании в квартусе начального значения счетчика := 0 возможно что счетчик окажется не в нулевом значении?
код сброса следующий:

Код

LIBRARY ieee;    
    use IEEE.Std_logic_1164.all;
    use IEEE.Std_logic_unsigned.all;
    use IEEE.std_logic_arith.all;
    use IEEE.numeric_std.all;
ENTITY Reset_gen IS        
    PORT
        (
            CLK_25_MHz        : IN    STD_LOGIC;
            Reset            : out    std_logic
        );
    END Reset_gen;

ARCHITECTURE arhitektura OF Reset_gen IS

signal CLK_25_MHz_count    : integer range 0 to 65535 := 0;
signal reset_int        : std_logic := '0';                                                                
    BEGIN
        PROCESS (CLK_25_MHz, CLK_25_MHz_count)
            BEGIN
                if CLK_25_MHz'EVENT and CLK_25_MHz = '1' and CLK_25_MHz_count < 65534  THEN
                    CLK_25_MHz_count <= CLK_25_MHz_count + 1;
                end if;
        END PROCESS;
    Reset <= '0'    when CLK_25_MHz_count < 65534 else '1';

    END arhitektura;

Сообщение отредактировал seldim - Sep 4 2012, 17:36

[Alexey K]

У вас сброс постоянно в лог 1 после отсчета счетчика(если это конечно не то что надо).
Ну и подключать одновременно numeric_std и std_logic_arith + std_logic_unsigned не стоит.
(проблемы с дополнительным кодом могут быть связаны с этим)
Или numeric_std или std_logic_arith + std_logic_unsigned.
Ну и в принципе шаблон счетчика с разрешением можно посмотреть в quartus.



Сообщение отредактировал Alexey K - Sep 4 2012, 18:59