ConceptHDL Опции

[vitan]

Хотелось бы понять, есть ли смысл его использовать.

Текущая ситуация следующая.
Имеется неплохой задел по схемам и библиотекам УГО в менторовском DxD. Имеется база электронных компонентов и прочих объектов на печатных платах. В начальной стадии организация PDM, в которой будет храниться инфа о составе изделий, и из которой будет генериться прочая документация.

Вопросов пока несколько:
1. Какие возможности у концепта по связям с САПР ПП? Т.е. в чем можно развести концептовскую схему.
2. Какие возможности по импорту библиотек.
3. Какие возможности по импорту целых схем.
4. Как организованы библиотеки? Как происходит связывание УГО с футпринтом? Что надо по-минимуму иметь в библиотеке, чтобы начать разводить?
5. Как организован процесс выбора компонентов для установки на схему? Есть ли возможность выбирать компоненты по параметрам? Организовать разные группы параметров для компонентов разного типа? Заменять на схемы компоненты группами (на похожие, но с другими параметрами).
6. Есть ли какая-либо связь с какой-либо базой данных через ODBC?

Хелп читал давно, да и некогда, поэтому просьба сильно не пинать.

[Ant_m]

Не верится, что такой большой кусок работы тупо забыли отразить в хелпе...

А мне верится что это легко может быть. Учитывая сколько всяких "забытостей" есть в хелпе версии 16.3, например в моделировании.
И даже допускаю что это сделано намерено, для зарабатывания денег на курсах "повышения квалификации", где эти "забытые" тонкости расказывают.

vitan, у меня версия 16,3. Ели еще интересно, вот схема:

Вот verilog.v:

Код

`timescale 1ns/1ns

module test_vrc ();
// generated by  HDL Direct 16.3-S028 (v16-3-85AW) 3/28/2011
// on Thu Sep 06 10:19:55 2012
// from design_lib/TEST_VRC/sch_1

  // global signal glbl.gnd_earth;
  // global signal glbl.vcc_5v;

  wire  unnamed_1_capacity_i2_b;

  wire  gnd_earth;
  wire  page1_gnd_earth;
  wire  vcc_5v;
  wire  page1_vcc_5v;

  assign gnd_earth = glbl.gnd_earth;
  assign page1_gnd_earth = gnd_earth;
  assign vcc_5v = glbl.vcc_5v;
  assign page1_vcc_5v = vcc_5v;

  assign vcc_5v  = glbl.vcc_5v;
  assign gnd_earth  = glbl.gnd_earth;
  assign gnd_earth  = glbl.gnd_earth;

// begin instances

  resistor page1_i1  (.a(glbl.vcc_5v),
    .b(unnamed_1_capacity_i2_b));

  capacity page1_i2  (.a(glbl.gnd_earth),
    .b(unnamed_1_capacity_i2_b));

  resistor page1_i3  (.a(unnamed_1_capacity_i2_b),
    .b(glbl.gnd_earth));

endmodule // test_vrc(sch_1)

Проект-  test_vrc_compress.zip ( 317.82 килобайт ) Кол-во скачиваний: 88


Но, ИМХО, делать/писать электрические схемы на верилог это плохая затея...

[vitan]

А мне верится что это легко может быть. Учитывая сколько всяких "забытостей" есть в хелпе версии 16.3, например в моделировании.
И даже допускаю что это сделано намерено, для зарабатывания денег на курсах "повышения квалификации", где эти "забытые" тонкости расказывают.

Спасибо!

Эти все проблемы меня уже очень сильно достают. Хоть свой САПР пиши.

А что скажете на мой первый вопрос?

Вопрос: при обратной аннотации упаковщик генерирует новый верилог? Или он вносит изменения в схему, и мне надо будет снова нажимать на сейв или паковать схему (в данном случае несуществующую)?
Но, ИМХО, делать/писать электрические схемы на верилог это плохая затея...

И еще вопрос по 16.5. Ладно, пускай концепт не генерит верилог. Но упаковщик-то понимает его (если вручную написать)?

Насчет плохости затеи Vitan должен быть в курсе, ему об этом уже писали

Че-то не припоминаю... Ткните-ка пальцем.

По теме: в схематике есть визард генерации иерархических символов. Вот ему на вход можно подсовывать как каталог с деревом иерархии, так и верилог файл. Правда потом этот символ все равно должен оказаться _на_схеме_, и уже с этой схемы будет генерится пэкейдж, передаваемый в РСВ. Но как вариант - может быть.

Это - да, но это не то, к сожалению.