Переполнение кристала или неверная компановка проекта? Опции

[Кирилл Лубнин]

Добрый день, Уважаемые Коллеги!
Столкнулся я с такой бедой. Был проект на ПЛИС EPF10K20RI208-4. Жил он и развивался, пока не подошел к своему логическому завершению, а именно реализации на БМК. Проект не то чтобы сложный, но всеже. По сути набор автоматов обработки входных данных, контроллер Манчестер (сильно урезанный под протокол) и интерфейс обмена с процессором. В проекте 3 домена частот 40, 37,5 и 12МГц. 40 и 37,5 связанные частоты (37,5 производится из 40 внешним ФАПЧ), 12 - асинхронная (не привязана к другим). Из констрейнов заданы были только эти частоты и расчет временЫх параметров производился Quartus'ом без анализа переходов между доменами. Сейчас проект занимает 91% логической емкости кристала и 68% пинов. И все было хорошо: проект компилился, разводился, работал адекватно и предсказуемо реагировал на изменения в логике и пинах. Но, как всегда это бывает, в последний момент появилась необходимость доработки проекта, в связи с аппаратными доработками. И тут НАЧАЛОСЬ!!! После реализации половины доработок проект начал работать, что называется "как есть". Шаг в право, шаг в лево - расстрел, т.е. любые попытки изменения приводят к тому, что проект перестает работать (на железе), причем перестает довольно хитро и не понятно. Например есть у меня несколько выходных пинов в проекте (тестовых), которые жестко не привязаны в пин-планере (отдано на откуп компилятору). Я смотрю в репорте к какому внешнему пину компилятор привязал мой тестовый, в пинпланенре повторяю эту привязку (тоесть "оффициально" прошу Quartus вывести мне этот сигнал на этот пин) и после компиляции проект на железе не работает (нет всязи с процессором, либо автоматы отработывают один раз и затыкаются и т.д. и т.п.) Причем на симмуляции - все работает все тесты проходят. Тоже самое происходит при попытке добавления пинов, при попытке изменения логики (например вместо данных с процессора я выставляю константу). Что теперь делать - ума не приложу. Есть ли у кого-нибудь мысли по этому поводу? Нужно именно доводить текущий проект, т.к. сроки поджимают.

[Кирилл Лубнин]

Вот тут крепко подумать надо. Вроде бы ничего такого нет все шины данных переходят вместе с сигналами записи, и при этом данные появляются на несколько тактов раньше записи т.е таких ситуаций с неполным защелгиванием быть не должно. Но на всякий случай еще раз проверю в понедельник. Да и при такой ситуации он бы вылетал постоянно, а не только после компиляции с изменениями. Там частоты близкие 40 и 37,5 они за 15/16 тактов полностью сходятся и расходятся.

[iosifk]

Вот тут крепко подумать надо. Вроде бы ничего такого нет все шины данных переходят вместе с сигналами записи, и при этом данные появляются на несколько тактов раньше записи т.е таких ситуаций с неполным защелгиванием быть не должно.

У меня на сайте, в статьях - "Краткий Курс"... Там есть глава о CDC... Может быть и поможет...
Но я думаю, что дело в том, что исчерпаны ресурсы по интерконнектам. А Вы не рассматривали, чтобы сократить логику? Ну, возможно компилятор ставит дублирующие регистры? Или что-то в проекте можно сократить?