Минимизация задержек при имплементации проекта в ПЛИС, кто как решает эту проблему? Опции

[Camelot]

Доброе всем время суток!
Написал проект, работает, захотел повысить тактовую частоту, возникла проблема
со слеками (задержки в комбинационных схемах, логики и т.д.). И тут хотелось бы
услышать мнение профессионалов, кто как с этим борется. В данном случае использую
Xilinx ISE, но думаю чтото можно еще изменить на стадии проектирования (написания кода).
Хотя больше интересует как в ISE посмотреть максимальную цепочку, как это к примеру делается
в Sinplify. Буду благодарен за любой совет

[kilgor]

1. Стараться использовать промежуточные регистры для частей функций (т.е. конвеезировать)
2. Использовать Simplify - он умеет сам делать этот самый конвеер для вашего кода.
3. Ну и конечно стараться объяснить ПО чего вы от него хотите

[Gate]

2. Использовать Simplify - он умеет сам делать этот самый конвеер для вашего кода.

Увы, сам synplify этого не сделает. А если бы он умел это делать, мы были бы безработными

[des00]

2. Использовать Simplify - он умеет сам делать этот самый конвеер для вашего кода.

Увы, сам synplify этого не сделает. А если бы он умел это делать, мы были бы безработными

А что бы было если бы он еще мог бы и неявные стейт машины генерить (процесс со множеством wait), ажно подумать страшно, по похоже что Celoxica с Agility Compiler это скоро до ума доведет и подадимся в си программисты