Не могу задать толщину проводника в Constraint Manager для всей платы Опции

[BlackPrapor]

При попытке изменить ширину линии выскакивает сообщение

MIN_LINE_WIDTH cannot be set directly in Designs.

В чём может быть проблема?

SP16.3

[Uree]

А, там не даст конечно Там поле для чтения только.
Просто есть такой момент - Аллегро поддерживает связки из нескольких дизайнов. Не особо это просто, но как-то возможно. Вот при такой связке в СМ может быть не один DSN, и не один набор PCS, а несколько, каждый для своего DSN. Так что строка DSN - это просто указатель на дизайн, для которого определены следующие за ним PCS.

UPD
Да не то, чтобы мудрено... Как по мне, то текстовые правила в АД куда хуже для понимания и обозрения "в целом". Тут по крайней мере таблица в которой можно увидеть общую картину правил, определенных в дизайне.

В общем идея такая: есть разделы (Electrical, Physical, Spacing, Same Net Spacing), в них подразделы. В верхнем подразделе, со словами xxx Constraint Set задаются собственно правила-констрейны, причем базовым является правило Default и оно существует с самого начала и во всех разделах. В остальных разделах содержатся цепи/пары/классы/группы/регионы и т.п., для которых нужно просто выбирать соответствующий, заранее определенный Constraint Set. Плюс можно уже на этом уровне надписывать констрейны, хотя реально это достаточно редко необходимо.

Это если вкратце.