реклама на сайте
подробности

 
 
> Комбинационная логика в SystemC, есть ли возможность осуществлять транзакции без задержек?
Dragon-fly
сообщение Sep 24 2012, 11:56
Сообщение #1


Участник
*

Группа: Участник
Сообщений: 31
Регистрация: 13-10-11
Из: Москва
Пользователь №: 67 720



В verilog для комбинационной логики применяют присвоение с директивой "assign". Для триггеров завели альтернативный вариант "<=". Он вносит задержку. В SystemC присвоение с задержкой реализуется через сигналы, которые затем можно развести через порты по адресатам и сделать событийными. А как организовать средствами SystemC аналогичную "сигнальную" взаимосвязь, но без дельта задержки?
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
aT-DeviLru
сообщение Sep 25 2012, 16:19
Сообщение #2


Частый гость
**

Группа: Свой
Сообщений: 106
Регистрация: 11-11-10
Из: Санкт-Петербург
Пользователь №: 60 826



Стандартное назначение не подходит? Приведите пример, что нужно реализовать.

// Verilog
assign out_sum = in_x ^ in_y;
assign out_carry = in_x & in_y;

// SystemC
out_sum = in_x ^ in_y;
out_carry = in_x & in_y;
Go to the top of the page
 
+Quote Post
Dragon-fly
сообщение Sep 26 2012, 07:35
Сообщение #3


Участник
*

Группа: Участник
Сообщений: 31
Регистрация: 13-10-11
Из: Москва
Пользователь №: 67 720



Стандартное назначение через операторы сводится к read/write, то есть работает с задержкой в дельта такт.

Если я правильно понимаю, схемы с портами без задержки в SystemC не предусмотрено.
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 21st July 2025 - 18:13
Рейтинг@Mail.ru


Страница сгенерированна за 0.01344 секунд с 7
ELECTRONIX ©2004-2016