DDS, dds с 40-разрядным сумматором Опции

[kkosik]

Вообщем, в продолжение темы многоразрядного накопительного сумматора...

Удалось-таки его написать, но при моделировании с учетом задержек в кристалле (после place&route) оказалось, что при суммировании числа (1111... + A) происходит огроменная задержка (т.е. старшие разряды числа долго-долго перекидываются в 0000...).
Суммируем по фронту испульса, а значение из таблицы синусов в соответствии с 10 старшими разрядами суммы выдается по срезу. Т.о. задержка суммирования "залазит" на срез. Из-за этого на выход по таблице синусов отчего-то выдается значение, которого в этой таблице в принципе нет!!
Тактовая частота 40 МГц, плис Actel apa300.

Кто что может посоветовать?

[Bad0512]

Вообщем, в продолжение темы многоразрядного накопительного сумматора...

Удалось-таки его написать, но при моделировании с учетом задержек в кристалле (после place&route) оказалось, что при суммировании числа (1111... + A) происходит огроменная задержка (т.е. старшие разряды числа долго-долго перекидываются в 0000...).
Суммируем по фронту испульса, а значение из таблицы синусов в соответствии с 10 старшими разрядами суммы выдается по срезу. Т.о. задержка суммирования "залазит" на срез. Из-за этого на выход по таблице синусов отчего-то выдается значение, которого в этой таблице в принципе нет!!
Тактовая частота 40 МГц, плис Actel apa300.

Кто что может посоветовать?

На 40 МГц даже 40-разрядный сумматор будет работать без проблем. Сдаётся мне, что вы сумматор этот криво описываете. В общем, код - в студию!

[Serhiy_UA]

Есть такой прием с конвейеризацией.
Вместо одного длинного сумматора используют три но покороче: один для сложений младшей части и два других для старшей.
Младшая часть суммируется как обычно, и в регистре записываются младшая сумма и бит переноса из младшей части.
Два других сумматора также суммируют старшие части, но один +1 в младшем разряде, а другой без неё.
Результаты всех сумматоров записываются в регистрах. Это есть первое звено конвейера.
Во втором звене используется многоразрядный коммутатор 2 а 1, на входы которого подаются разряды регистров от сумматоров старших частей. А управляется коммутатор с регистра бита переноса. Выход коммутатора и регистр младшей суммы и составляют полный результат.
Вот такая вот конвейеризация, здесь можно получить большую частоту суммирования, но есть некая транспортная задержка конвейера…

Этот прием описан в доке от Xilinx, найти пока не могу....

Применял это прием при суммировании нескольких чисел, с конвейером.