Синтезатор + разветвитель тактовой AD9524, не работает PLL2 при температуре ниже -25 градусов(+) Опции

[des00]

Добрый день!

Кто нибудь сталкивался с чипом AD9524?

В устройстве с его помощью из кварцевого генератора на основе Rakon 32МГц, получаю 5 частот 64МГц. На столе все работает хорошо. Но при охлаждении ниже -25 градусов, пропадает захват PLL2. Если передернуть питание, то ниже этой температуры, синтезатор не включается. Нет захвата PLL и соответственно частот на выходе (включена такая опция). Никакими калибровками, режимами работы петлевого фильтра синтезатор из этого состояния не выводиться.

Судя по поведению ноги LF2_EXT_CAP, при понижении температуры до -25 градусов, напряжение управления гуном снижается с 840мВ до 560мВ, но если морозить дальше, то происходит резкий скачок напряжения либо в 0В либо в 1.7В (внутренние LDO дают 1.8В). Куда именно прыгает напряжение зависит от настроек charge pump up/down/tristate. Говоря по простому, PLL2 выходит из захвата, встает в край и вытащить ее оттуда можно только нагревом до -25.

В даташите про это ни слова, коммерческих таких чипов, судя по даташиту тоже не бывает. Неужели такая уважаемая фирма как AD продала липу? Эффект наблюдается на 4-х платах, везде стоят синтезаторы из одной партии. На складе лежит еще 46 штук. Если это системный косяк, то куда их девать %(

Саппорт Аналог девайса пока молчит.

ЗЫ. Схема стандартная, как с эвалюшен борда.

ЗЗЫ. последовательность загрузки синтезатора следующая.

Код

Дергание битом IO_UPDATE в регистре 0х234 не показано.

0x000 = 0x24 - сброс синтезатора.

0x233 = 0x00 - включить PLL2 и порты ввода/вывода, выключить PLL1

тут в регистре статуса 0х22С должны активироваться биты 7 (PLL2 reference clock) и 5 (VCXO enable) ~= 0xA0

0x01A = 0x00 - принудительно включить CMOS режим VCXO генератора
0x1BA = 0x00 - откл левые сигналы PLL1
0x1BB = 0x80 - отключить вывод PLL1_OUT

0x0F0       = 0xFF     - установить charge pump

0x0F1       = 0x1E      - задать делитель выходной тактовой 120 перед PFD
0x0F2       = 0x03      - выключить doubler и задать режим charge pump

0x0F4       = 0x06      - задать делитель выходной тактовой на пины

0x0F6-0x0F5 = 0x0007    - задать настройки фильтра

0x0F3       = 0x08      - задать настройки switchover и подготавливаем калибровку PLL2
0x0F3       = 0x0А      - запустить калибровку PLL2

тут в регистре статуса 0x22D должен активироваться бит 0 (VCO calibration in progres), надо дождаться пока он не упадет в 0

0x0F3       = 0x08      - снять калибровку PLL2

тут в регистре статуса 0х22С должны быть активны биты 7 (PLL2 reference clock) и 5 (VCXO enable) и активироваться бит 1 (Lock detect PLL2) ~= 0xA2

0x196           = 0x08    - включить CMOS на канале 0
0x197-0x198     = 0x0005  - установить делитель частоты на 64МГц

0x199           = 0x02    - включить LVDS на канале 1
0x19A - 0x19B   = 0x0005  - установить делитель частоты на 64МГц

0x19C           = 0x02    - включить LVDS на канале 2
0x19D - 0x19E   = 0x0005  - установить делитель частоты на 64МГц

0x19F           = 0x02    - включить LVDS на канале 3
0x1A0 - 0x1A1   = 0x0005  - установить делитель частоты на 64МГц

0x1AE           = 0x02    - включить LVDS на канале 4
0x1BF - 0x1B0   = 0x0005  - установить делитель частоты на 64МГц

0x1B1 = 0x20    - отключить питание канала 5

0x232 = 0x01    - включить синхронизацию каналов
0x232 = 0x00    - выключить синхронизацию каналов

при работе контролировать статус 0х22С биты 7 (PLL2 reference clock), 5 (VCXO enable) и 2 (Lock detect PLL2)

[des00]

Продолжение истории.

Получили от сапорта борду с этим синтезатором.

Поставили его в тот же рабочий режим, что и на наших платах. В отличии от наших плат, в регистре статуса у него читалось не неправильное состояние 0x22C = 0xA2, а правильное, соответствующее режиму, а именно 0x22C == 0xE2 (т.е. все клоки есть, в том числе клок в обратной связи PLL2).

Подключили логер на интерфейс конфигурирования синтезатора и сняли полный лог его прогрузки. Каково было удивление, когда выяснилось что используемая последовательность и последовательность на эвал борде отличаются одной единственной командой. А именно записью регистра

0x01B = 0x10.

А теперь внимание : этот регистр в даташите значиться как регистр REF_TEST, REFA, REFB, and ZD_IN Control , входящий в группу регистров Input PLL (PLL1) относящихся ТОЛЬКО К PLL1.

Установленный бит называется OSC_IN signal feedback for PLL1 и имеет значение

Controls the input PLL feedback path, local feedback from the OSC_IN receiver or zero delay mode.
1: OSC_IN receiver input used for the input PLL feedback (non-zero delay mode).
0: zero delay mode enabled (also depends on Register 0x01B, Bit 4 to select the zero delay path.

Судя по описанию этого бита и по рисунку из даташита под названием Figure 22. Top Level Diagram, этот бит отвечает только за работу с цепью обратной связи PLL1 и не должен не иметь никакого отношения к работе цепи обратной связи PLL2!!!!!!!

Чип пока еще не морозил, но сделаю это на днях. Мягко говоря, я в недоумении