Помогите описать схему на Verilog Опции

[SlavikMIPT]

В общем следующая схема - есть восьмибитный регистр. Есть массив восьмибитных регистров из N элементов, Есть Nразрядный регистр. Нужно соединить каждый регистр из массива с восьмибитным регистром побитовым И, Каждые 8 выходов И(для каждого регистра из массива) - соединить по ИЛИ, а выход ИЛИ соединить с соответствующей ячейкой Nразрядного регистра, получается в общем, что мы накладываем маску на каждый регистр - если после наложения маски - значение ненулевое, то записываем 1 в соответствующий бит N разрядного регистра.

[doublekey]

SystemVerilog поддерживает использование в качестве портов многомерных массивов, именно поэтому приведённый код синтезируется, и результат можно увидеть на прикреплённой картинке.
Вообще говоря не рекомендуется использовать unpacked array (reg [REG_W - 1:0] data_reg[REG_N - 1:0];) для описания массива регистров, обычно его используют для описания памяти или массивов абстрактных типов.

Сообщение отредактировал doublekey - Nov 27 2012, 15:21

[Cordroy]

SystemVerilog поддерживает использование в качестве портов многомерных массивов, именно поэтому приведённый код синтезируется, и результат можно увидеть на прикреплённой картинке.
Вообще говоря не рекомендуется использовать unpacked array (reg [REG_W - 1:0] data_reg[REG_N - 1:0] для описания массива регистров, обычно его используют для описания памяти или массивов абстрактных типов.

Виноват, не подумал про SystemVerilog.
Вы правы )

(плюс, перепутал топик-стартера и ваш комментарий, тяжкий случай ) )